一种CMOS环形1/4占空比高速时钟电路制造技术

本发明专利技术公开一种CMOS环形1/4占空比高速时钟电路，应用于射频集成电路领域，针对现有的时钟电路无法满足高速、低功耗的使用需求的问题；本发明专利技术采用基于静态锁存器的逻辑门级和反相器缓冲级，由4个逻辑门级进行首尾交叉顺序连接构成一个环状结构，在环状结构的P1

【技术实现步骤摘要】
一种CMOS环形1/4占空比高速时钟电路


[0001]本专利技术属于射频集成电路领域，特别涉及一种高速时钟电路。

技术介绍

[0002]随着射频集成电路工作频率越来越高，在低压低功耗的应用环境中，传统的电压模式电路已不能很好地应对电路信号的处理，非线性等缺点逐渐暴露出来。而以电流为信号变量表征载体的电流模式电路可以解决电压模式电路在速度、带宽、低压、低功耗方面的瓶颈。近年来，电流模式电路在模拟/混合信号处理中的潜在优势正逐渐被挖掘，并逐渐渗透到射频集成电路设计
中来。电流模式接收机核心电路单元结构如图1所示，它包括低噪声(跨导)放大器、电流换向型无源混频器、基带滤波器、1/4占空比时钟电路为基本组成单元。原理上通过低噪声放大器将阻塞干扰转化为电流信号，阻塞电流信号在混频器后面的基带滤波器处得以消除；同时有用信号则位于带内，被正常放大到基带。为了使得电路能够在电流模式工作，混频器的导通电阻必须很小，典型值在25Ω以下，这就势必对本振信号发生电路提出来更高的要求：本振发生电路需要提供足够大得信号摆幅，还要能够工作在高频下，具有较好的容性负载驱本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种CMOS环形1/4占空比高速时钟电路，其特征在于，包括4个逻辑门级与4个反相缓冲级；4个逻辑门级进行首尾交叉顺序连接构成一个环状结构，4个反相器缓冲级分别连接于4个逻辑门级的输出端；其中一组首尾交叉的两个逻辑门级的输入为本振激励信号LO+，另一组首尾交叉的两个逻辑门级的输入为本振激励信号LO
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。2.根据权利要求1所述的一种CMOS环形1/4占空比高速时钟电路，其特征在于，4个逻辑门级分别记为：第一逻辑门级、第二逻辑门级、第三逻辑门级、第四逻辑门级；第一逻辑门级包括与非门A1、与非门G4，第二逻辑门级包括与非门A2、与非门G1，第三逻辑门级包括与非门A3、与非门G2，第四逻辑门级包括与非门A4、与非门G3；所述与非门A1的第一输入端连接与非门G4的输出端，与非门A1的第二输入端连接正向本振激励信号LO+，与非门A1的输出端连接与非门G1的第一输入端，非门G1的第二输入端连接与非门G3的输出端，与非门G1的输出端连接与非门A2的第一输入端，与非门A2的第二输入端连接正向本振激励信号LO
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，与非门A2的输出端连接与非门G2的第一输入端，与非门G2的第二输入端，连接与非门G4的输出端，与非门G2的输出端连接与非门A3的第一输入端，与非门A3的第二输入端连接正向本振激励信号LO+，与非门A3的输出端连接与非门G3的第一输入端，与非门G3的第二输入端连接与非门G1的输出端，与非门G3的输出端连接与非门A4的第一输入端，与非门A4的第二输入端连接正向本振激励信号LO
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，与非门A4的输出端连接与非门G4的第一输入端，与非门G4的第二输入端连接与非门G2的输出端。3.根据权利要求2所述的一种CMOS环形1/...

【专利技术属性】
技术研发人员：郭本青，樊润伍，李珂，王海时，何龙科，
申请(专利权)人：成都信息工程大学，
类型：发明
国别省市：