一种用于高速模数转换器的占空比可调电路制造技术

本发明专利技术公开一种用于高速模数转换器的占空比可调电路，属于集成电路领域，包括时钟延时部分和占空比调整部分；所述时钟延时部分包括占空比检测电路和延时电路，所述占空比检测电路采集所述占空比可调电路的输出时钟信号并转换为电压源，所述延时电路对输入时钟进行延时，延时的大小受到电压源的影响，电压源电压越大，延时越小；电压源电压越小，延时越大；所述占空比调整部分包括多路选择器和占空比调整电路，所述多路选择器通过控制信号EN_DCC选择是否启用占空比调整功能，所述占空比调整电路产生输出时钟信号至占空比检测电路，并且控制输出时钟信号的上升沿和下降沿，调整占空比稳定在50%。比稳定在50%。比稳定在50%。

【技术实现步骤摘要】
一种用于高速模数转换器的占空比可调电路


[0001]本专利技术涉及集成电路
，特别涉及一种用于高速模数转换器的占空比可调电路。

技术介绍

[0002]时钟信号（Clock），是数字电路和模拟电路分析中，最为重要的参数之一。时钟频率的大小，决定了相匹配的电路处理数据的快慢，如今对处理器和芯片速度的追求越来越高，对于电路中，时钟的品质也要求越来越高。
[0003]时钟频率与时钟周期密不可分，而占空比（Duty）则是时钟另一个最为关键的参数。占空比指的是在一个完整时钟周期T内，高电平所占的时间t
H
，与时钟周期T的比值百分数。一般的电路中，要求时钟占空比为50%，理想时钟波形如图1所示。当电路中出现时钟品质问题时，如时钟分布、上拉下拉晶体管之间的不匹配、PVT及其他因素变化时钟的占空比会发生变化，高低电平的时间不再相等，会影响电路的性能甚至逻辑的正确性。图2分别展示了高低电平失衡的情况。
[0004]高速ADC通常结构类型有流水线（Pipeline）结构，Flash结构，折叠插值结构，多通道时间交织结构。流水线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于高速模数转换器的占空比可调电路，其特征在于，包括时钟延时部分和占空比调整部分；所述时钟延时部分包括占空比检测电路和延时电路，所述占空比检测电路采集所述占空比可调电路的输出时钟信号并转换为电压源，所述延时电路对输入时钟进行延时，延时的大小受到电压源的影响，电压源电压越大，延时越小；电压源电压越小，延时越大；所述占空比调整部分包括多路选择器和占空比调整电路，所述多路选择器通过控制信号EN_DCC选择是否启用占空比调整功能，所述占空比调整电路产生输出时钟信号至占空比检测电路，并且控制输出时钟信号的上升沿和下降沿，调整占空比稳定在50%。2.如权利要求1所述的用于高速模数转换器的占空比可调电路，其特征在于，所述延时电路包括两个延时子模块Delay11和Delay12、反相器INV1、PMOS管P3、NMOS管N3和差分转单端；输入时钟CLK_IN做差分处理，分成两路差分信号：一路经过反相器INV1和延时子模块Delay11，形成CLKB信号输入差分转单端；另一路经过由PMOS管P3、NMOS管N3构成的开关和延时子模块Delay12，形成CLKA信号输入差分转单端；CLKA信号和CLKB信号经过差分转单端变换之后，形成信号CLK_D。3.如权利要求2所述的用于高速模数转换器的占空比可调电路，其特征在于，所述PMOS管P3的漏端与所述NMOS管N3的漏端均连接输入时钟CLK_IN，所述PMOS管P3的源端与所述NMOS管N3的源端均连接延时子模块Delay12；所述PMOS管P3的栅端接地，所述NMOS管N3的栅端接外部电源。4.如权利要求2所述的用于高速模数转换器的占空比可调电路，其特征在于，所述CLKA信号和所述CLKB信号相位相反，占空比互补；所述信号CLK_D的周期与所述输入时钟CLK_IN相同，占空比互补。5.如权利要求2所述的用于高速模数转换器的占空比...

【专利技术属性】
技术研发人员：吴旭凡，董业民，
申请(专利权)人：广东芯炽集成电路技术有限公司，
类型：发明
国别省市：