一种多个FPGA芯片间互联的集中控制方法及系统技术方案

本发明专利技术提出了一种多个FPGA芯片间互联的集中控制方法，涉及通信技术领域。包括主处理器以及被主处理器集中控制的多个从处理器；对主处理器的控制系统以及多个从处理器的控制系统进行初始化操作；主处理器的控制系统通过AXI总线向主处理器的可编程逻辑器件发送管理和配置的命令；主处理器的可编程逻辑器件在接收管理和配置的命令后，通过chip2chip协议将管理和配置的命令转换为端口物理层数据，分别和多个从处理器的可编程逻辑器件进行数据的交互。其能够由此提高传输的线速度，并满足大规模天线技术系统的复杂控制和管理。规模天线技术系统的复杂控制和管理。规模天线技术系统的复杂控制和管理。

【技术实现步骤摘要】
一种多个FPGA芯片间互联的集中控制方法及系统


[0001]本专利技术涉及通信
，具体而言，涉及一种多个FPGA芯片间互联的集中控制方法及系统。

技术介绍

[0002]5G NR(New Radio)是基于OFDM(Orthogonal Frequency Division Multiplexing，正交频分复用技术)的全新空口设计的全球性5G标准，也是下一代重要的蜂窝移动技术，5G的一项关键技术就是大规模天线技术，即Massive MIMO。传统的TDD(Time Division Duplexing，时分双工)网络天线数通常为2天线、4天线或者8天线，而Massive MIMO的通道数则可以达到64天线。随着天线数的增加，系统容量会成倍增加，但是相应的，系统实现复杂度也成倍增加，因此Massive MIMO系统的逻辑实现，通常需要多片FPGA才能完成。为了实现多片FPGA的配置、监控和管理，需要设计合理的FPGA片间互联控制方式，通常控制主要有集中式控制和分布式控制。分布式控制即各片FPGA单独控制，这样的缺点是对于多片FPGA之间有时序要求的控制，很难满足控制时序要求。因此集中式控制是首选的控制方式，而集中式控制通常是采用switch(以太网交换芯片)芯片，如图3所示，PS(控制系统/处理系统)通过switch芯片去控制其他FPAG的PS，这种方式速率较低，很难满足复杂系统的控制需求。

技术实现思路

[0003]本专利技术的目的在于提供一种多个FPGA芯片间互联的集中控制方法，其能够由此提高传输的线速度，并满足大规模天线技术系统的复杂控制和管理。
[0004]本专利技术的实施例是这样实现的：
[0005]第一方面，本申请实施例提供一种多个FPGA芯片间互联的集中控制方法，其主处理器以及被主处理器集中控制的多个从处理器；对主处理器的控制系统以及多个从处理器的控制系统进行初始化操作；主处理器的控制系统通过AXI总线向主处理器的可编程逻辑器件发送管理和配置的命令；主处理器的可编程逻辑器件在接收管理和配置的命令后，通过chip2chip协议将管理和配置的命令转换为端口物理层数据，分别和多个从处理器进行数据的交互。
[0006]在本专利技术的一些实施例中，对主处理器的控制系统以及多个从处理器的控制系统进行初始化操作的步骤包括：将从处理器的chip2chip协议置于复位状态；对高速串行解串器的正交锁相环进行复位，检查锁相环是否锁定，并取消从处理器的chip2chip协议复位操作；对主处理器的chip2chip协议进行复位，并检查建链是否成功。
[0007]在本专利技术的一些实施例中，对高速串行解串器进行复位的步骤包括：依次对高速串行解串器的正交锁相环、发射数据链路和接收数据链路进行复位，并向主处理器发送交互数据。
[0008]在本专利技术的一些实施例中，交互数据包括正交锁相环复位数据和收发通道复位数
据。
[0009]在本专利技术的一些实施例中，将从处理器的chip2chip协议置于复位状态的步骤包括：通过端口扩展器将从处理器的chip2chip协议置于复位状态。
[0010]在本专利技术的一些实施例中，对主处理器的chip2chip协议进行复位的步骤包括：通过AXI总线直接进行配置，对主处理器的chip2chip协议进行复位。
[0011]在本专利技术的一些实施例中，端口物理层数据采用Aurora 64B/66B高速串行通信可扩展链路层协议下的端口物理层。
[0012]第二方面，本申请实施例提供一种多个FPGA芯片间互联的集中控制系统，其处理器模块，用于主处理器以及被主处理器集中控制的多个从处理器；初始化模块，用于对主处理器的控制系统以及多个从处理器的控制系统进行初始化操作；配置模块，用于主处理器的控制系统通过AXI总线向主处理器的可编程逻辑器件发送管理和配置的命令；片间交互模块，用于主处理器的可编程逻辑器件在接收管理和配置的命令后，通过chip2chip协议将管理和配置的命令转换为端口物理层数据，分别和多个从处理器进行数据的交互。
[0013]第三方面，本申请实施例提供一种电子设备，其包括主处理器、多个与处理连接的从处理器、至少一个存储器和数据总线；其中：主处理器、多个从处理器、与存储器通过数据总线完成相互间的通信；存储器存储有可被处理器执行的程序指令，主处理器以及多个从处理器调用程序指令以执行上述方法。
[0014]第四方面，本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述方法。
[0015]相对于现有技术，本专利技术的实施例至少具有如下优点或有益效果：
[0016]一种基于处理器中可编程逻辑器件间互联的高速率集中式控制方法，其原理在于利用主处理器的可编程逻辑器件(以下简称PL)对从处理器的可编程逻辑器件进行统一配置，而从处理器原有的控制系统(控制系统以下简称PS)仅用于系统初始化时的一些初始化配置，由此提高线速度，并满足大规模天线技术(Massive MIMO系统)的系统的复杂控制和管理，其线速率可以达到4GHz。
附图说明
[0017]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本专利技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0018]图1为本专利技术中一种多个FPGA芯片间互联的集中控制方法的流程图；
[0019]图2为本专利技术中一种多个FPGA芯片间互联的集中控制方法结构示意图；
[0020]图3为本专利技术中现有技术的结构示意图；
[0021]图4为本专利技术多个FPGA芯片间互联的集中控制的结构示意图；
[0022]图5为本专利技术中一种多个FPGA芯片间互联的集中控制系统的流程图。
[0023]图标：1、主处理器；2、从处理器；3、处理器模块；4、初始化模块；5、配置模块；6、片间交互模块。
具体实施方式
[0024]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
[0025]因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0026]需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多个FPGA芯片间互联的集中控制方法，其特征在于，包括：对主处理器的控制系统以及多个从处理器的控制系统进行初始化操作；所述主处理器的控制系统通过AXI总线向所述主处理器的可编程逻辑器件发送管理和配置的命令；所述主处理器的可编程逻辑器件在接收所述管理和配置的命令后，通过chip2chip协议将所述管理和配置的命令转换为端口物理层数据，分别和多个从处理器的可编程逻辑器件进行数据的交互。2.如权利要求1所述的一种多个FPGA芯片间互联的集中控制方法，其特征在于，对所述主处理器的控制系统以及多个所述从处理器的控制系统进行初始化操作的步骤包括：将从处理器的chip2chip协议置于复位状态；对高速串行解串器的正交锁相环进行复位，检查锁相环是否锁定，并取消从处理器的chip2chip协议复位操作；对主处理器的chip2chip协议进行复位，并检查建链是否成功。3.如权利要求2所述的一种多个FPGA芯片间互联的集中控制方法，其特征在于，对高速串行解串器进行复位的步骤包括：依次对高速串行解串器的正交锁相环、发射数据链路和接收数据链路进行复位，并向主处理器发送交互数据。4.如权利要求3所述的一种多个FPGA芯片间互联的集中控制方法，其特征在于，所述交互数据包括正交锁相环复位数据和收发通道复位数据。5.如权利要求2所述的一种多个FPGA芯片间互联的集中控制方法，其特征在于，将从处理器的chip2chip协议置于复位状态的步骤包括；通过端口扩展器将从处理器的chip2chip协议置于复位状态。6.如权利要求2所述的一种多个FPGA芯片间互联的集...

【专利技术属性】
技术研发人员：张英静，
申请(专利权)人：四川恒湾科技有限公司，
类型：发明
国别省市：