一种基于FPGA的拼接屏控制器制造技术

本发明专利技术涉及拼接屏技术领域，且公开了一种基于FPGA的拼接屏控制器，包括1 to 2 HDMI Splitter、HDMI Receiver、FPGA和STM32 MCU，所述1 to 2 HDMI Splitter把进入到该设备内的视频源的HDMI信号分为两路，一路经HDMI Receiver转为RGB信号给到FPGA，另一路直接从HDMI Loopout接口输出；所述FPGA处理接收到的视频信号并把处理后的视频信号输出。该基于FPGA的拼接屏控制器，旋转操作实时性好，输入图像的有效像素数据直接先旋转后存入DDR3，不需要将整帧保存完后再进行旋转然后再分割成各个拼接屏的显示区域，减小DDR3读写的开销。减小DDR3读写的开销。减小DDR3读写的开销。

【技术实现步骤摘要】
一种基于FPGA的拼接屏控制器


[0001]本专利技术涉及拼接屏
，具体为一种基于FPGA的拼接屏控制器。

技术介绍

[0002]拼接控制器主要功能是将一个完整的图像信号划分成N块后分配给N个 视频显示单元，视频显示单元可以是液晶拼接屏、等离子拼接屏、背投拼接 屏；实现用多个视频显示单元组成一个组合屏幕动态图像显示屏，并可以支 持多种视频设备的同时接入，拼接控制器广泛应用于展览、会议、电视卖场、 政府机关、电力水利、电信、公安、军队、铁路、交通、矿业、能源、钢铁、 企业等的展示中心、监控中心、调度中心、指挥中心、会议室、展示厅大屏 幕显示系统等离子、液晶电视等大屏幕显示设备，目前已有的拼接屏显示方 案主要是将多块显示器沿所显示图像的水平和竖直方向来进行阵列摆放，如 图1所示，此方案无法实现显示器任意角度的如图2所示的复杂摆放方式， 而能任意角度摆放的复杂拼接阵列给人的视觉效果更好，更适用于需要拼接 显示的广告或创意展示场景。

技术实现思路

[0003]针对现有技术的不足，本专利技术提供了一种基于FPGA的拼接屏控制器，具 备旋转操作实时性好，输入图像的有效像素数据直接先旋转后存入DDR3，不 需要将整帧保存完后再进行旋转然后再分割成各个拼接屏的显示区域，减小 DDR3读写的开销等的优点，解决了上述
技术介绍
中提出的问题。
[0004]本专利技术提供如下技术方案：一种基于FPGA的拼接屏控制器，包括1 to 2 HDMI Splitter、HDMI Receiver、FPGA和STM32 MCU，所述1 to 2HDMI Splitter 把进入到该设备内的视频源的HDMI信号分为两路，一路经HDMI Receiver转 为RGB信号给到FPGA，另一路直接从HDMI Loopout接口输出；所述FPGA处 理接收到的视频信号并把处理后的视频信号输出，所述FPGA包括图像接收及 旋转模块、数据R/W模块、HDMI显示模块、时钟模块和DDR3 IP核，所述HDMIReceiver输出的RGB888数据通过FPGA的IO口输入，经图像接收及旋转模块 处理后给到数据R/W模块，R/W模块将数据通过IP核存入DDR3中作为帧缓存， 同时将DDR3中已经缓存的数据读出给到HDMI显示模块，HDMI显示模块将RGB 数据编码串化成TMDS信号通过HDMI接口输出；所述STM32 MCU用来作为HDMI 的EDID信息管理和与上位机进行通信，上位机将拼接屏的参数信息发送给 MCU，MCU将这些参数信息打包格式化后发送给FPGA进行初始化，所述HDMISplitter和HDMI Receiver的初始化配置也交由MCU控制。
[0005]优选的，视频源的HDMI信号通过HDMI输入接口进入设备，从HDMI Loopout 接口输出的信号作为输入信号检测口或者多个模块串联扩展输出通道数。
[0006]优选的，所述FPGA收到视频信号后经内部旋转和显示模块处理后可分成 最多10路输出。
[0007]优选的，所述图像接收及旋转模块负责将接收到的像素数据进行坐标变 换后存入RAM中缓存，然后传给R/W模块写入DDR中。
[0008]优选的，所述数据R/W模块产生读写DDR3 IP核的用户时序，实现与DDR3 IP核的数据及信息交互，且由于HDMI的时钟和DDR3的时钟不一样，R/W模 块内例化多个FIFO IP核作为数据异步处理的缓存。
[0009]优选的，所述HDMI显示模块内部例化10个独立的HDMI驱动模块，对应 10路HDMI输出，所述时钟模块负责给各个模块提供时钟。
[0010]优选的，所述拼接屏的参数信息包含旋转角度和各个显示屏的显示坐标， 上位机将拼接屏的参数信息通过Ethernet或者串口发送给MCU。
[0011]与现有技术对比，本专利技术具备以下有益效果：
[0012]1、该基于FPGA的拼接屏控制器，将拼接屏的旋转阵列拼接摆放转换为 输入图像旋转，拼接屏显示区域相对旋转后的图像只需左右和上下移位即可 实现，本方案的视频延时只是由于DDR3的乒乓操作只需1帧的延时。
[0013]2、该基于FPGA的拼接屏控制器，旋转操作实时性好，输入图像的有效 像素数据直接先旋转后存入DDR3，不需要将整帧保存完后再进行旋转然后再 分割成各个拼接屏的显示区域，减小DDR3读写的开销。
附图说明
[0014]图1为目前已有拼接屏摆放方式示意图；
[0015]图2为显示屏复杂摆放方式示意图；
[0016]图3为本专利技术硬件框图示意图；
[0017]图4为本专利技术结构FPGA的程序框图示意图；
[0018]图5为图像像素数据示意图；
[0019]图6为旋转后的图像像素数据示意图；
[0020]图7为本专利技术结构图像接收及旋转模块程序流程图；
[0021]图8为本专利技术结构图像旋转0至90度示意图；图9为本专利技术结构图像旋转90至180度示意图；图10为本专利技术结构图像旋转180至270度示意图；图11为本专利技术结构图像旋转270至360度示意图。
具体实施方式
[0022]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而 不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0023]请参阅图3和4，一种基于FPGA的拼接屏控制器，包括1 to 2HDMISplitter、HDMI Receiver、FPGA和STM32 MCU，1 to 2HDMI Splitter把进 入到该设备内的视频源的HDMI信号分为两路，一路经HDMI Receiver转为RGB 信号给到FPGA，另一路直接从HDMI Loopout接口输出；FPGA处理接收到的 视频信号并把处理后的视频信号输出，FPGA包括图像接收及旋转模块、数据 R/W模块、HDMI显示模块、时钟模块和DDR3 IP核，HDMI Receiver输出的 RGB888数据通过FPGA的IO口输入，经图像接收及旋转模块处理后给到数据 R/W模块，R/W模
块将数据通过IP核存入DDR3中作为帧缓存，同时将DDR3 中已经缓存的数据读出给到HDMI显示模块，HDMI显示模块将RGB数据编码串 化成TMDS信号通过HDMI接口输出；STM32 MCU用来作为HDMI的EDID信息管 理和与上位机进行通信，上位机将拼接屏的参数信息发送给MCU，MCU将这些 参数信息打包格式化后发送给FPGA进行初始化，HDMI Splitter和HDMIReceiver的初始化配置也交由MCU控制，将拼接屏的旋转阵列拼接摆放转换 为输入图像旋转，拼接屏显示区域相对旋转后的图像只需左右和上下移位即 可实现，本方案的旋转操作实时性好，输入图像的有效像素数据直接先旋转 后存入DDR3，不需要将整帧保存完后再进行旋转然后再分本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的拼接屏控制器，包括1to 2HDMI Splitter、HDMI Receiver、FPGA和STM32 MCU，其特征在于：所述1to 2HDMI Splitter把进入到该设备内的视频源的HDMI信号分为两路，一路经HDMI Receiver转为RGB信号给到FPGA，另一路直接从HDMI Loopout接口输出；所述FPGA处理接收到的视频信号并把处理后的视频信号输出，所述FPGA包括图像接收及旋转模块、数据R/W模块、HDMI显示模块、时钟模块和DDR3 IP核，所述HDMI Receiver输出的RGB888数据通过FPGA的IO口输入，经图像接收及旋转模块处理后给到数据R/W模块，R/W模块将数据通过IP核存入DDR3中作为帧缓存，同时将DDR3中已经缓存的数据读出给到HDMI显示模块，HDMI显示模块将RGB数据编码串化成TMDS信号通过HDMI接口输出；所述STM32 MCU用来作为HDMI的EDID信息管理和与上位机进行通信，上位机将拼接屏的参数信息发送给MCU，MCU将这些参数信息打包格式化后发送给FPGA进行初始化，所述HDMI Splitter和HDMI Receiver的初始化配置也交由MCU控制。2.根据权利要求1所述的一种基于FPGA的拼接屏控制器，其特...

【专利技术属性】
技术研发人员：艾斯，
申请(专利权)人：深圳驰越科技有限公司，
类型：发明
国别省市：