芯腔局部厚金封装外壳、封装器件及制备方法技术

本发明专利技术提供了一种芯腔局部厚金封装外壳、封装器件及制备方法，属于陶瓷封装技术领域，包括具有芯腔的陶瓷件，芯腔的底部划分为至少一个芯片安装区和至少一个无源器件安装区；芯片安装区设有下沉腔，下沉腔的底部与无源器件安装区处于不同的水平面；其中，下沉腔内的为厚金区，无源器件安装区为薄金区；下沉腔的底部设有第一镀金层，无源器件安装区设有第二镀金层，第一镀金层的厚度大于第二镀金层的厚度。本发明专利技术采取了将厚金部位的键合指在陶瓷件垂直方向下沉，使其低于薄金部位，从而实现了同一陶瓷件内部不同区域不同镀层厚度的效果，满足低温焊料烧结和金丝键合的使用需求，并满足电流及功耗逐渐增大的电源类SIP产品高可靠性能的要求。性能的要求。性能的要求。

【技术实现步骤摘要】
芯腔局部厚金封装外壳、封装器件及制备方法


[0001]本专利技术属于陶瓷封装
，具体涉及一种芯腔局部厚金封装外壳、具有芯片和无源器件的封装器件及芯腔局部厚金封装外壳的制备方法。

技术介绍

[0002]常规的电源SIP(超紧凑型系统级封装)产品，内部集成多个芯片及无源器件，例如电容、电阻及电感等。芯片粘接区、电阻、电容及电感的焊盘、芯片键合区域均在同一个平面上，芯片及电阻、电容、电感采用胶粘方式与陶瓷件对应部位焊盘进行连接，焊接需要金层厚度控制在1.3um～5.7um。但是，随着电流及功耗越来越大，特别是在一些特殊应用领域，需要高可靠、高等级的电源类SIP产品。
[0003]为实现高可靠性能要求，芯片需要采用金丝键合，金丝键合需要陶瓷件相应部位键合指金层厚度1.3um～5.7um。电阻、电容及电感为减小接触电阻，增加可靠性，需要采用焊料焊接的方式与陶瓷件对应焊盘连接，焊接需要金层厚度控制在0.03um～0.5um。常规理解，芯片键合部位的镀金层为厚金区，无源器件部位的镀金层为薄金区，薄厚金需要设计在不同的腔体才能实现高可靠性要求，但是大部分陶瓷件由于内部器件布局受限，常规的镀覆及加工方式无法实现同一个陶瓷件内部既有薄金又有厚金。

技术实现思路

[0004]本专利技术实施例提供一种芯腔局部厚金封装外壳、封装器件及制备方法，通过在芯腔底部设置高低不平的平面，为芯片和无源器件提供适配的安装平面，实现封装器件的高可靠性能。
[0005]第一方面，本专利技术实施例提供一种芯腔局部厚金封装外壳，包括：具有芯腔的陶瓷件，所述芯腔的底部划分为至少一个芯片安装区和至少一个无源器件安装区；所述芯片安装区设有下沉腔，所述下沉腔的底部与所述无源器件安装区处于不同的水平面；其中，所述下沉腔内的为厚金区，所述无源器件安装区为薄金区；所述下沉腔的底部设有第一镀金层，所述无源器件安装区设有第二镀金层，所述第一镀金层的厚度大于所述第二镀金层的厚度。
[0006]结合第一方面，在一种可能的实现方式中，所述下沉腔的底部与所述无源器件安装区之间的最小高度差为0.3mm。
[0007]结合第一方面，在一种可能的实现方式中，所述第一镀金层的顶面与所述第二镀金层的顶面处于不同的水平面。
[0008]结合第一方面，在一种可能的实现方式中，当所述的下沉腔的数量为多个时，所述下沉腔根据对应的芯片，具有不同的形状。
[0009]结合第一方面，在一种可能的实现方式中，各所述下沉腔的底面处于相同的水平面。
[0010]结合第一方面，在一种可能的实现方式中，各所述下沉腔内的第一镀金层处于相
同的水平面。
[0011]结合第一方面，在一种可能的实现方式中，所述第一镀金层的厚度为1.3um～5.7um。
[0012]结合第一方面，在一种可能的实现方式中，所述第二镀金层的厚度为0.03um～0.5um。
[0013]第二方面，本专利技术实施例还提供了一种芯腔局部厚金封装器件，包括所述的芯腔局部厚金封装外壳，所述芯片安装区设有芯片，所述芯片通过键合丝与所述第一镀金层键合，所述无源器件安装区设有无源器件。
[0014]第三方面，本专利技术实施例还提供了一种芯腔局部厚金封装外壳的制备方法，基于所述的芯腔局部厚金封装外壳，所述制备方法包括如下步骤：
[0015]在所述陶瓷件的芯腔底部，根据预设位置，划分芯片安装区和无源器件安装区；
[0016]在所述芯片安装区，对应芯片键合点的外侧设置下沉腔，使所述芯腔底部形成高低不同的平面；
[0017]利用阻焊胶遮盖所述无源器件安装区；
[0018]在未遮盖的下沉腔内镀金；
[0019]除去所述无源器件安装区的阻焊胶；
[0020]再在所述芯腔的底部整体镀金。
[0021]本专利技术提供的芯腔局部厚金封装外壳、封装器件及制备方法，与现有技术相比，有益效果在于：本专利技术采取了将厚金部位的键合指在陶瓷件垂直方向下沉，使其低于薄金部位，从而实现了同一陶瓷件内部不同区域不同镀层厚度的效果，满足低温焊料烧结和金丝键合的使用需求，并满足电流及功耗逐渐增大的电源类SIP产品高可靠性能的要求，适应一些特殊应用领域的使用需求。
附图说明
[0022]图1为本专利技术实施例提供的芯腔局部厚金封装外壳的结构示意图；
[0023]图2为本专利技术实施例提供的芯腔局部厚金封装器件的结构示意图；
[0024]附图标记说明：
[0025]1、引脚；2、陶瓷件；3、电容；4、下沉腔；5、芯片；6、键合丝；7、电感；8、无源器件安装区；9、芯腔。
具体实施方式
[0026]为了使本专利技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0027]请一并参阅图1及图2，现对本专利技术提供的芯腔局部厚金封装外壳进行说明。所述芯腔局部厚金封装外壳，包括：具有芯腔9的陶瓷件2，芯腔9的底部划分为至少一个芯片安装区和至少一个无源器件安装区8；芯片安装区设有下沉腔4，下沉腔4的底部与无源器件安装区8处于不同的水平面；其中，下沉腔4内的为厚金区，无源器件安装区8为薄金区；下沉腔4的底部设有第一镀金层，无源器件安装区8设有第二镀金层，第一镀金层的厚度大于第二
镀金层的厚度。
[0028]本实施例提供的芯腔局部厚金封装外壳，与现有技术相比，本专利技术采取了将厚金部位的键合指在陶瓷件2垂直方向下沉，使其低于薄金部位，从而实现了同一陶瓷件2内部不同区域不同镀层厚度的效果，满足低温焊料烧结和金丝键合的使用需求，并满足电流及功耗逐渐增大的电源类SIP产品高可靠性能的要求，适应一些航天航空等特殊应用领域的使用需求。
[0029]本实施例中，芯片安装区的键合腔作为厚金区，也即第一镀金层，无源器件安装区作为薄金区，也即第二镀金层，芯片通过键合丝6键合在第一镀金层上，实现芯片的可靠性连接。无源器件焊接在第二镀金层，减小接触电阻，提高可靠性。
[0030]芯腔局部厚金封装外壳主要由陶瓷件、封口环、引线、绝缘瓷条(必要时)及热沉(必要时)组成，陶瓷件材料为90％的氧化铝，采用多层氧化铝陶瓷钨金属化高温共烧工艺制作，封口环材料为铁镍钴合金，引线材料为铁镍合金，热沉材料为钨铜、钼铜及CPC等合金，陶瓷件与封口环、引线及热沉采用银铜焊料焊接。
[0031]本实施例提供的陶瓷件可具有多个用于容纳芯片或无源器件的多边形腔体；可具有2层到100层的布线结构。封装外壳的封装形式及引线引出形式不限，可以采用CQFP、CSOP、CLCC、CPGA、CDIP、CLGA等封装形式。
[0032]在一些实施例中，设有电感安装区、电容安装区，芯片安装区设置多个。各无源器件安装区8处于同一水平面。
[0033]在一些实施例中，作为本实施例提供的芯腔局部厚金封装外壳的一种改进的实施方式，参见图1，下沉腔4的底部与无本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯腔局部厚金封装外壳，其特征在于，包括：陶瓷件(1)，具有芯腔(9)，所述芯腔(9)的底部划分为至少一个芯片安装区和至少一个无源器件安装区(8)；所述芯片安装区设有下沉腔(4)，所述下沉腔(4)的底部与所述无源器件安装区(8)处于不同的水平面；其中，所述下沉腔(4)内的为厚金区，所述无源器件安装区(8)为薄金区；所述下沉腔(4)的底部设有第一镀金层，所述无源器件安装区(8)设有第二镀金层，所述第一镀金层的厚度大于所述第二镀金层的厚度。2.如权利要求1所述的芯腔局部厚金封装外壳，其特征在于，所述下沉腔(4)的底部与所述无源器件安装区(8)之间的最小高度差为0.3mm。3.如权利要求1所述的芯腔局部厚金封装外壳，其特征在于，所述第一镀金层的顶面与所述第二镀金层的顶面处于不同的水平面。4.如权利要求1所述的芯腔局部厚金封装外壳，其特征在于，当所述的下沉腔(4)的数量为多个时，所述下沉腔(4)根据对应的芯片，具有不同的形状。5.如权利要求1所述的芯腔局部厚金封装外壳，其特征在于，各所述下沉腔(4)的底面处于相同的水平面。6.如权利要求5所述的芯腔局部厚金封装外壳，其特征在于，各所述下沉腔...

【专利技术属性】
技术研发人员：杨振涛，高岭，于斐，刘林杰，张志庆，毕大鹏，王东生，刘旭，路聪阁，马栋栋，
申请(专利权)人：中国电子科技集团公司第十三研究所，
类型：发明
国别省市：