一种具有高性能的带隙基准电路制造技术

本发明专利技术公开了一种具有高性能的带隙基准电路，所述电路包括：带隙核心电路、多级运放闭环电路、基极电流补偿电路、Trim电路以及自偏置电流源电路；其中，所述自偏置电流源电路，用于根据启动电流输出偏置电流，以控制所述多级运放闭环电路进入工作状态；所述多级运放闭环电路，用于控制带隙核心电路产生参考电压；所述基极电流补偿电路用于向所述带隙核心电路输出补偿电流；所述基极电流补偿电路和所述Trim电路，用于调整所述参考电压等于目标电压，以得到最终电压。本发明专利技术能够在工艺、电压、温度变化等环境中保证电路的稳定性。温度变化等环境中保证电路的稳定性。温度变化等环境中保证电路的稳定性。

【技术实现步骤摘要】
一种具有高性能的带隙基准电路


[0001]本专利技术属于集成电路领域，具体涉及一种具有高性能的带隙基准电路。

技术介绍

[0002]在模拟集成电路设计中，带隙基准源作为一个主要的电路结构，被广泛地用于混合集成电路中，以提供一个不依赖于电源电压和温度变化的稳定的直流电压。
[0003]传统的带隙基准电压源(参见图1)中通常使用到运算放大器，然而由于CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)技术的低电压趋势，在深亚微米工艺下，晶体管的本征增益典型值大约为20
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30dB，这将导致运算放大器的性能下降，无法满足带隙基准电路对其增益、带宽等的要求，降低了带隙基准电路的PSRR(Power Supply Rejection Rati，电源抑制比)及其稳定性。导致带隙基准电路负载性差、PSRR低、隙基准源失调大。
[0004]图1提供的是传统的带隙基准电路的电路图。在图1所示的电路中，运算放大器的使用一般为2级运算放大器，虽然很大程度上降低了带隙基准电路本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有高性能的带隙基准电路，其特征在于，所述电路包括：带隙核心电路、多级运放闭环电路、基极电流补偿电路、Trim电路以及自偏置电流源电路；其中，所述自偏置电流源电路，用于根据启动电流输出偏置电流，以控制所述多级运放闭环电路进入工作状态；所述多级运放闭环电路，用于控制带隙核心电路产生参考电压；所述基极电流补偿电路用于向所述带隙核心电路输出补偿电流；所述基极电流补偿电路和所述Trim电路，用于调整所述参考电压等于目标电压，以得到最终电压。2.根据权利要求1所述的方法，其特征在于，所述带隙核心电路包括：晶体管Q10、晶体管Q12、晶体管Q13、晶体管Q14和晶体管MP12，电阻R13、电阻R14、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19和电阻R34；其中，晶体管Q10、晶体管Q12、晶体管Q13、晶体管Q14为PNP型双极晶体管；晶体管Q12的发射极与晶体管Q13的发射极、晶体管MP12漏端相连；晶体管Q12的基极与电阻R15的一端相连；晶体管Q12的集电极与电阻R16的一端、晶体管Q16的基极、晶体管Q19的集电极相连；晶体管Q13的基极与晶体管Q14的基极、晶体管Q14的发射极相连；晶体管Q13的集电极与晶体管Q14的集电极、晶体管Q15的基极、晶体管Q20的集电极、电阻R17的一端相连；电阻R16的另一端与电阻R17的另一端、R18的一端相连；电阻R18的另一端与地相连；晶体管MP12的栅端和晶体管MN7的漏端、晶体管MP11的漏端、晶体管MP16的漏端、晶体管MP16的栅端相连；晶体管MP12的源端与电阻R19的一端相连；电阻R19的另一端与电源VDD相连；晶体管Q10的集电极与晶体管Q11的集电极、晶体管Q11的基极、第一电路模块的输入端REFS、电容C7的一端、晶体管MN16的栅端、晶体管MN15的漏端、晶体管MP21的漏端、晶体管MP22的漏端、晶体管MP22的体端、电容C3的一端相连；晶体管Q10的基极与第二电路模块的输出端相连；晶体管Q10的发射极与第三电路模块的输入端相连。3.根据权利要求1所述的方法，其特征在于，所述多级运放闭环电路包括：晶体管Q15、晶体管Q16、晶体管Q17、晶体管Q18、晶体管Q19、晶体管Q20、晶体管Q21、晶体管Q11、晶体管MP17、晶体管MP18、晶体管MP21、晶体管MP22、晶体管MP19、晶体管MN12、晶体管MN13、晶体管MN14和晶体管MN15，电阻R12、电阻R24、电阻R23、电阻R22、电阻R20、电阻R21、电阻R25、电阻R26、电阻R27、电阻R28、电阻R29、电阻R30、电阻R31和电阻R32，电容C2、电容C3、电容C4、电容C5，第一电路模块、第二电路模块；其中，晶体管Q15、晶体管Q16、晶体管Q19、晶体管Q20为PNP型晶体管，晶体管Q11、晶体管Q17、晶体管Q18、晶体管Q21为NPN型晶体管；晶体管Q15的基极、晶体管Q20的集电极、晶体管Q14的集电极和晶体管Q13的集电极、电
阻R17的一端相连；晶体管Q16的基极和晶体管Q12的集电极、电阻R16的一端相连；晶体管Q15的发射极、晶体管Q16的发射极和晶体管MP14的漏端相连；晶体管Q16的集电极、晶体管Q17的集电极、晶体管Q21的基极、晶体管MN9的漏端与电容C2的一端、电阻R20的一端相连；晶体管Q15的集电极、晶体管Q18的集电极、晶体管Q18的基极、晶体管Q17的基极、晶体管MN8的漏端与电阻R20的另一端相连；晶体管MP14的栅端与晶体管MP8的栅端、晶体管MP6的栅端、晶体管MP3的栅端、晶体管MP2的栅端、晶体管MP15的栅端、晶体管MP8的漏端相连；晶体管MP14的源端与电阻R21的一端相连；电阻R21的另一端与电源VDD相连；晶体管Q18的发射极、晶体管Q17的发射极、晶体管MN8的源端与地相连；晶体管Q21的发射极、晶体管MN9的源端与地VSS相连；晶体管Q21的集电极、晶体管MP15的漏端、晶体管MN14的栅端与电阻R29的一端、电容C5、晶体管MN10的漏端相连；电阻R29的另一端与电容C2的另一端相连；晶体管MP15的源端与电阻R25的一端相连；电阻R25的另一端与电源VDD相连；晶体管MP16的栅端、晶体管MP16的漏端、晶体管MP17的栅端、晶体管MP18的栅端、晶体管MP19的漏端、...

【专利技术属性】
技术研发人员：李娅妮，张佐已，皇甫自宽，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学重庆集成电路创新研究院，
类型：发明
国别省市：