本发明专利技术涉及半导体封装领域，具体涉及一种3D集成电路的封装结构、封装方法及电子装置，包括：芯片、元器件,类型为实现集成电路预定功能；至少两层基板,作为所述芯片、元器件载体，封装结构中每层的基底；至少一个布线块,所述布线块是独立模组，外侧电镀或者沉积有导电层，两端设置有连接点，所述连接点通过贯通整个布线块的金属化或者填充导电材料的过孔实现电气连接，所述布线块具有闭环结构或独立结构，通过两端所述连接点连接上层所述基板与本层所述基板的焊盘或触点，实现基板层与层之间的电性连接,并作为基板层与层之间的支撑结构，本发明专利技术的有益效果是：基板之间通过布线块电性连接，提高生产效率，缩小连接尺寸，提高了布线密度。布线密度。布线密度。
【技术实现步骤摘要】
3D集成电路的封装结构、封装方法及电子装置
[0001]本专利技术涉及半导体封装领域，具体涉及一种3D集成电路的封装结构、封装方法及电子装置。
技术介绍
[0002]随着半导体技术的发展，摩尔定律日已逼近微缩极限，生产成本指数增加。为应对市场对芯片体积、功能不断提升的要求，小芯片和3D封装是未来半导体发展的必由之路，未来成品芯片将会是不同功能的小芯片通过3D封装方式进行组合的形式出现。现有技术存在的问题：
[0003]1、摩尔定律逼近极限；
[0004]2、制程越来越高，成本指数增加，良品率降低。
[0005]3、现有3D封装存在如下问题：
[0006]1)硅通孔技术成本高，灵活性低，无法实现自由小芯片搭配
[0007]2)硅通孔技术只适合芯片与芯片的连接，无法实现系统级封装。
[0008]3)硅通孔技术不适合层与层之间的连接。
[0009]4)为实现基板层与层之间的连接，需要用到的线绑定技术，存在技术弊端：生产效率比较低；无法实现高密度连接；可靠性低，不良率高；成本较高；技术空间利用率低，同时呈金字塔结构，从下向上，需要层层缩小面积，为打线留下空间；无法任意定义自上而下所有层尺寸、形状，而且线绑定技术无法实现信号阻抗匹配，高速信号无法进行集成，线绑定技术抗干扰能力较弱，不方便进行防辐射、抗干扰加固。
技术实现思路
[0010]本专利技术的目的在于提供一种3D集成电路封装结构、封装方法及电子装置，通过引入布线块，实现基板层与层之间的电路连接，并实现对上下层基板的支撑。
[0011]为达此目的，本专利技术提供了一种3D集成电路的封装结构，包括：
[0012]芯片、元器件,类型为实现集成电路预定功能；
[0013]至少两层基板,作为所述芯片、元器件的载体，封装结构中每层的基底；
[0014]至少一个布线块,所述布线块是独立模组，外侧电镀或者沉积有导电层，两端设置有连接点，两端所述连接点通过贯通整个布线块的金属化或者填充导电材料的过孔实现电气连接，所述布线块具有闭环结构或独立结构，所述布线块通过两端所述连接点与上层和本层基板的焊盘或者触点连接，实现所述基板层与层之间的电性连接,并作为所述基板层与层之间的支撑结构。
[0015]进一步的，所述导电层根据应用场景可设置为电源层、参考地层或信号层。
[0016]进一步的，还包括绑定线,实现同一层所述基板内芯片与基板、不同芯片之间的信号互连。
[0017]进一步的，每层所述基板可根据应用场景确定所述布线块形状、安装位置、数量和
高度，所述布线块的高度根据每层所述基板堆叠高度可调。
[0018]进一步的，同一层所述基板内，若干所述布线块高度相同，且高度大于等于所述基板上所述元器件、芯片最大高度。
[0019]进一步的，所述布线块闭环结构为矩形、圆形或适用应用场景的不规则形状。
[0020]优选的，所述元器件可设置于所述布线块闭环结构的内部或外部。
[0021]进一步的，所述基板层与层之间的空隙，可以根据场景通过树脂进行填充和胶合。
[0022]本专利技术还提供了一种上述3D集成电路的封装方法，包括如下步骤：
[0023]准备所述基板，将芯片、元器件贴装在所述基板上，按照设计要求通过绑定线或者连接线，实现所述芯片与所述基板之间及不同所述芯片、元器件之间的连接；
[0024]将布线块贴装在上、下层基板之间；
[0025]进行填充。
[0026]本专利技术还提供了一种包含上述的3D集成电路的封装结构的电子装置。
[0027]与现有技术相比，本专利技术的有益效果是：
[0028]1、基板层与层之间通过布线块实现电性连接，不需要采用线绑定工艺，提高生产效率、良品率，缩小连接尺寸，提高了布线密度，降低成本。
[0029]2、布线块按照所在层的元器件、芯片最大高度设置，作为基板层与层之间的支撑结构。
[0030]3、布线块通过块内过孔和外侧的导电层实现了高速信号线亦可在不同板层之间传输。
[0031]4、作为独立器件的布线块可以提高布线位置灵活性。
[0032]5、采用闭环布线块，可以通过外侧面电镀地层，实现密封、抗辐射、抗干扰的效果，实现布线的阻抗控制，满足高速化、射频化需求。
[0033]6、层与层的空隙可以通过填充功能树脂，实现密封、导热、架构加固等作用。
附图说明
[0034]为了更清楚地说明本专利技术实施例的技术方案，下面将对本专利技术实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0035]图1是本专利技术实施例的3D集成电路的整体结构示意图；
[0036]图2是本专利技术实施例的图1中A的局部放大示意图；
[0037]图3是本专利技术实施例一层基板上的独立布线块的电路连接示意图；
[0038]图4是本专利技术实施例一层基板上的闭环布线块电路连接示意图；
[0039]图5是本专利技术实施例的闭环布线块俯视图；
[0040]图6是本专利技术实施例的闭环布线块仰视图；
[0041]图7是本专利技术实施例的独立布线块俯视图；
[0042]图8是本专利技术实施例的独立布线块仰视图；
[0043]图中：1、基板；3、芯片；4、布线块；5、封装树脂；6、填充树脂；7、连接点；8、连接线；9、导电层；10、过孔；11、绑定线；12、元器件。
具体实施方式
[0044]下面结合附图并通过具体实施方式来进一步说明本专利技术的技术方案。
[0045]本专利技术实施例的附图中相同或相似的标号对应相同或相似的部件；在本专利技术的描述中，需要理解的是，若出现术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，若出现术语“连接”等指示部件之间的连接关系，该术语应做广义理解,可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个部件内部的连通或两个部件的相互作用关系，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
[0046]其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本专利的限制；为了更好地说明本专利技术的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
[0047]参照图1
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图8，本专利技术实施例提供一种3D集成电路的封装结构，图1为一个实施例3D集成电路整体结构示意图，包括：
[0048]芯片3、元器件12，类型为实现本实施本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种3D集成电路的封装结构，其特征在于：包括：芯片、元器件,类型为实现集成电路预定功能；至少两层基板,作为所述芯片、元器件的载体，封装结构中每层的基底；至少一个布线块,所述布线块是独立模组，外侧电镀或者沉积有导电层，两端设置有连接点，两端所述连接点通过贯通整个所述布线块的金属化或者填充导电材料的过孔实现电气连接，所述布线块具有闭环结构或独立结构，通过两端所述连接点连接上层所述基板与本层所述基板的焊盘或触点，实现所述基板层与层之间的电性连接,并作为所述基板层与层之间的支撑结构。2.根据权利要求1所述的3D集成电路的封装结构，其特征在于：所述导电层根据应用场景可设置为电源层、参考地层或信号层。3.根据权利要求1所述的3D集成电路的封装结构，其特征在于：还包括绑定线，实现同一层所述基板内所述芯片与所述基板、不同所述芯片之间的信号互连。4.根据权利要求1所述的3D集成电路的封装结构，其特征在于：每层所述基板可根据应用场景确定所述布线块形状、安装位置、数量和高度，所述布线块的高度根...
【专利技术属性】
技术研发人员：郎济东，
申请(专利权)人：山东东岱智能科技有限公司，
类型：发明
国别省市：
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