半导体封装结构及其形成方法技术

本发明专利技术涉及一种半导体封装结构及其形成方法。该半导体封装结构包括：下线路层，包括高密度线路区和低密度线路区，高密度线路区的I/O密度大于低密度线路区的I/O密度，高密度线路区的I/O界面低于低密度线路区的I/O界面；上线路层，位于下线路层上方，上线路层包括电连接到低密度线路区的I/O的第一贯通孔，上线路层还包括电连接到高密度线路区的I/O的第二贯通孔。孔。孔。

【技术实现步骤摘要】
半导体封装结构及其形成方法


[0001]本专利技术涉及半导体
，更具体地，涉及一种半导体封装结构及其形成方法。

技术介绍

[0002]在半导体封装结构中，一般是将桥接重布线(Bridge RLD)设置在基板内，以减小封装结构的整体厚度，但这种设置应用在倒装芯片中存在着例如以下缺陷。
[0003]如图1a所示，桥接芯片15位于基板内。由于基板10上的焊盘(pad)12会有较高的厚度差，因此各个焊盘12的顶面的高度差会较大。这使得在倒装接合芯片20时，如区域S1中示出的，会产生芯片20的焊盘22与基板10上的焊盘12未连接的现象。
[0004]如图1b所示，在放置桥接芯片15时，会由于DAF(管芯附接膜)16的倾斜，使得位于DAF 16上的桥接芯片15存在倾斜，从而如区域S2中示出的，会产生倒装芯片20的焊盘22与基板10上的焊盘12未连接的现象。
[0005]另外，若以扇出基板(FOSUB)贯通孔概念可解决倒装芯片中的问题。然而，传统的扇出基板无法同时满足粗节距(pitch)线路区和细节距线路区，所以一般牺牲掉细线路区，从而造成器件的电性降低。

技术实现思路

[0006]针对相关技术中的上述问题，本专利技术提出一种半导体封装结构及其形成方法。
[0007]根据本专利技术实施例的一个方面，提供了一种半导体封装结构，包括：下线路层，包括高密度线路区和低密度线路区，高密度线路区的I/O密度大于低密度线路区的I/O密度，高密度线路区的I/O界面低于低密度线路区的I/O界面；上线路层，位于下线路层上方，上线路层包括电连接到低密度线路区的I/O的第一贯通孔，上线路层还包括电连接到高密度线路区的I/O的第二贯通孔。
[0008]在一些实施例中，第一贯通孔的上表面与第二贯通孔的上表面共平面。
[0009]在一些实施例中，下线路层还包括位于高密度线路区下方的桥接芯片。
[0010]在一些实施例中，半导体封装结构还包括基板，基板具有空腔，下线路层的高密度线路区位于基板的空腔中。
[0011]在一些实施例中，低密度线路区具有介电层，介电层延伸到基板的空腔中，高密度线路区位于空腔中的介电层之间。
[0012]在一些实施例中，半导体封装结构还包括中间层，中间层位于上线路层和下线路层之间并且接合上线路层和下线路层，第一贯通孔和第二贯通孔穿过中间层而分别电连接至低密度线路区和高密度线路区。
[0013]在一些实施例中，第二贯通孔的高度大于第一贯通孔的高度。
[0014]在一些实施例中，第二贯通孔与高密度线路区的I/O的接触面小于第一贯通孔与低密度线路区的I/O的接触面。
[0015]在一些实施例中，半导体封装结构还包括第一芯片和第二芯片，第一芯片和第二
芯片位于上线路层上方，高密度线路区位于第一芯片和第二芯片之间的间隔下方。
[0016]在一些实施例中，第一芯片电连接至第一贯通孔中的一部分和第二贯通孔中的一部分，第二芯片电连接至第一贯通孔中的一另部分和第二贯通孔中的另一部分。
[0017]根据本专利技术实施例的另一个方面，提供了一种形成半导体封装结构的方法，包括：提供具有空腔的基板；将高密度线路区放置在空腔内，并在空腔外的基板上形成低密度线路区；在基板上方贴附上线路层；形成穿过上线路层而电连接到高密度线路区和低密度线路区的贯通孔，其中，高密度线路区的I/O密度大于低密度线路区的I/O密度。
[0018]在一些实施例中，在将高密度线路区放置在空腔内之前，还包括：将高密度线路区形成在桥接芯片上。
[0019]在一些实施例中，将高密度线路区形成在桥接芯片上，包括：在载板上形成覆盖载板的介电层和位于介电层中的导电线路，以形成高密度线路区；对高密度线路区和载板进行切割，而形成单个的位于桥接芯片上的高密度线路区。
[0020]在一些实施例中，在将高密度线路区放置在空腔内之后，高密度线路区与空腔的侧壁之间具有间隔。
[0021]在一些实施例中，形成低密度线路区，包括：在空腔外的基板上并且在间隔内形成低密度线路区的介电层；在介电层中形成导电线路，以形成低密度线路区。
[0022]在一些实施例中，在基板上方贴附上线路层，包括：在低密度线路区和高密度线路区上覆盖中间层；通过中间层将上线路层贴附在低密度线路区和高密度线路区上。
[0023]在一些实施例中，形成贯通孔包括：形成电连接到低密度线路区的第一贯通孔，并形成电连接到高密度线路区的第二贯通孔，第二贯通孔的高度大于第一贯通孔的高度。
[0024]在一些实施例中，第二贯通孔与高密度线路区的接触面小于第一贯通孔与低密度线路区的接触面。
[0025]在一些实施例中，形成贯通孔包括：通过激光开孔、等离子开孔或回蚀刻方式形成贯通孔。
[0026]在一些实施例中，上述方法还包括：在上线路层上方接合与贯通孔电连接的第一芯片和第二芯片，高密度线路区位于第一芯片和第二芯片之间的间隔下方。
附图说明
[0027]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
[0028]图1a和图1b是现行的半导体封装结构的示意图。
[0029]图2a是本专利技术实施例的半导体封装结构的侧视示意图。
[0030]图2b是图2a所示的半导体封装结构的区域A1的局部放大视图。
[0031]图2c和图2d分别示出了图2a所示的半导体封装结构在截面A
‑
A
’
和B
‑
B
’
处的俯视示意图。
[0032]图3a至图7是根据本专利技术其他实施例的半导体封装结构的示意图。
[0033]图8a至图8m是根据本专利技术实施例的形成半导体封装结构中高密度线路区的方法的各个阶段的示意图。
[0034]图9a至图9i是根据本专利技术实施例的形成半导体封装结构中上线路层220的方法的各个阶段的示意图。
[0035]图10a至图10p是根据本专利技术实施例的利用预先形成的高密度线路区和上线路层形成半导体封装结构的方法的各个阶段的示意图。
具体实施例
[0036]下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本专利技术在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0037]本专利技术的实施例提供了一种半导体封装结构。图2a是根据本专利技术实施例的半导体封装结构的侧视示意图。如图2a所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装结构，其特征在于，包括：下线路层，包括高密度线路区和低密度线路区，所述高密度线路区的I/O密度大于所述低密度线路区的I/O密度，所述高密度线路区的I/O界面低于所述低密度线路区的I/O界面；上线路层，位于所述下线路层上方，所述上线路层包括电连接到所述低密度线路区的I/O的第一贯通孔，所述上线路层还包括电连接到所述高密度线路区的I/O的第二贯通孔。2.根据权利要求1所述的半导体封装结构，其特征在于，所述第一贯通孔的上表面与所述第二贯通孔的上表面共平面。3.根据权利要求1所述的半导体封装结构，其特征在于，所述下线路层还包括位于所述高密度线路区下方的桥接芯片。4.根据权利要求1所述的半导体封装结构，其特征在于，还包括基板，所述基板具有空腔，所述下线路层的所述高密度线路区位于所述基板的所述空腔中。5.根据权利要求4所述的半导体封装结构，其特征在于，所述低密度线路区具有介电层，所述介电层延伸到所述基板的所述空腔中，所述高密度线路区位于所述空腔中的所述介电层之间。6.根据权利要求1所述的半导体封装结构，其特征在于，还包括：中间层，位于所述上线路层和所述下线路层之间并且接合所述上线路层和所述下线路层，所述第一贯通孔和所述第二贯通孔穿过所述中间层而分别电连接至所述低密度线路区和所述高密度线路区。7.根据权利要求1所述的半导体封装结构，其特征在于，所述第二贯通孔的高度大于所述第一贯通孔的高度。8.根据权利要求1所述的半导体封装结构，其特征在于，所述第二贯通孔与所述高密度线路区的I/O的接触面小于所述第一贯通孔与所述低密度线路区的I/O的接触面。9.根据权利要求1所述的半导体封装结构，其特征在于，还包括：第一芯片和第二芯片，位于所述上线路层上方，所述高密度线路区位于所述第一芯片和所述第二芯片之间的间隔下方。10.一种形成半导体...

【专利技术属性】
技术研发人员：吕文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：