半导体封装结构制造技术

本发明专利技术涉及一种半导体封装结构。该半导体封装结构包括：基板；线路层，位于基板上；第一底部填充物，位于线路层与基板之间并围绕线路层的侧壁，并且，第一底部填充物具有与线路层的上表面共平面的上表面。的上表面共平面的上表面。的上表面共平面的上表面。

【技术实现步骤摘要】
半导体封装结构


[0001]本专利技术涉及半导体
，更具体地，涉及一种半导体封装结构。

技术介绍

[0002]参考图1A所示，在目前的封装结构制程中，主要是将重布线(RDL)层10附着于载体(carrier)30上，并将RDL层10和载体30接合在基板20上，再进行形成底部填充物(under
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fill)15的制程。然而在上述过程中，由于底部填充物15可能在去除载体30之前爬胶至载体30的侧壁上，由于底部填充物15与载体30的侧壁接触，导致在去除(debond)载体30时易发生底部填充物15产生破裂(Crack)18或RDL层10产生破裂19的问题，如图1B所示。
[0003]另外，若是以无金属接合(wafer to wafer bonding)方式将RDL层安装到基板上，虽然可以避免底部填充物爬胶至载体侧壁，但是RDL层位置必须依据基板的尺寸，因此RDL层会有额外空间不形成线路而造成介电层浪费。

技术实现思路

[0004]针对相关技术中的上述问题，本专利技术提出一种半导体封装结构及其形成方法。
[0005]根据本专利技术实施例的一个方面，提供了一种半导体封装结构，包括：基板；线路层，位于基板上；第一底部填充物，位于线路层与基板之间并围绕线路层的侧壁，并且，第一底部填充物具有与线路层的上表面共平面的上表面。
[0006]在一些实施例中，第一底部填充物的侧面为远离线路层突出的曲面。
[0007]在一些实施例中，线路层的宽度在从上至下的方向上是逐渐缩小的。
[0008]在一些实施例中，在第一底部填充物与基板接触的位置处第一底部填充物的侧面具有切面，切面与基板的上表面之间形成夹角，夹角的角度在30
°
至85
°
的范围内。
[0009]在一些实施例中，半导体封装结构还包括芯片，芯片位于线路层上，其中，芯片的主动面朝下并接合至线路层。
[0010]在一些实施例中，第一底部填充物的侧壁与基板的侧壁垂直对准。
[0011]在一些实施例中，半导体封装结构还包括第二底部填充物，第二底部填充物填充在芯片与线路层之间并且围绕芯片的下部。
[0012]在一些实施例中，线路层中包括由线路层的上表面暴露的金属环结构，金属环结构嵌入在线路层的邻近第一底部填充物的位置处。
[0013]在一些实施例中，线路层中具有通孔，通孔的较宽的一端朝向基板。
[0014]在一些实施例中，线路层的下表面处具有第一焊盘，基板的上表面处具有第二焊盘，第一焊盘和第二焊盘通过焊料相互接合。
[0015]在一些实施例中，线路层的下表面处具有第一焊盘，基板的上表面处具有第二焊盘，第一焊盘和第二焊盘直接接合。
[0016]根据本专利技术实施例的另一个方面，提供了一种形成半导体封装结构的方法，包括：步骤S1，提供载体；步骤S2，在载体的部分表面上形成介电层，在介电层上形成电路层以形
成线路层；步骤S3，将线路层接合至基板上，并在线路层与基板之间形成第一底部填充物；步骤S4，去除载体。
[0017]在一些实施例中，步骤S2包括：利用掩模遮蔽载体；以印刷(print)工艺在未被掩模遮蔽的载体的表面上形成介电层。
[0018]在一些实施例中，步骤S3包括：将第一底部填充物形成在基板上；将线路层安装在基板上。
[0019]在一些实施例中，以印刷工艺将第一底部填充物局部地形成在基板上，将线路层放置在基板上的第一底部填充物处。
[0020]在一些实施例中，在放置线路层之前，基板上的第一底部填充物的上表面包括突出的曲面，在将线路层安装在基板上之后，第一底部填充物的上表面与线路层的上表面共平面。
[0021]在一些实施例中，在将线路层安装在基板上之后，第一底部填充物的侧面为远离线路层突出的曲面。
[0022]在一些实施例中，步骤S3包括：以回流制程将线路层接合至基板。
[0023]在一些实施例中，在步骤S4之前，第一底部填充物的上表面与载体直接接触。
[0024]在一些实施例中，上述方法还包括：在线路层上接合芯片；在芯片与线路层之间填入第二底部填充物。
附图说明
[0025]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
[0026]图1A和图1B示出了现有半导体封装结构的示意图。
[0027]图2A是根据本专利技术实施例的半导体封装结构的示意图。
[0028]图2B是图2A中区域A1的局部放大示意图。
[0029]图3A至图3C以及图4A至图4C示出了根据本专利技术多个实施例中的线路层与基板之间连接的局部放大视图。
[0030]图5A和图5B示出了根据本专利技术其他实施例中的线路层与基板之间连接的局部放大视图。
[0031]图6至图9B示出了根据本专利技术其他实施例的半导体封装结构的示意图。
[0032]图10A至图10O示出了形成半导体封装结构的线路层的多个阶段的示意图。
[0033]图11A至图11G示出了形成半导体封装结构的另外多个阶段的示意图。
具体实施例
[0034]下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本专利技术在各个实例中可重复参考数字和/或字
母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0035]图2A是根据本专利技术实施例的半导体封装结构的示意图。参考图2A所示，基板110上设置有线路层120。在一些实施例中，线路层120可以是重布线(RDL)层，或者也可以例如是中介层(interposer)。第一底部填充物130形成在线路层120与基板110之间。第一底部填充物130还围绕线路层120的侧壁，并且第一底部填充物130的上表面与线路层120的上表面共平面。由于第一底部填充物130的上表面与线路层120的上表面齐平，所以第一底部填充物130不会在制程期间与带有线路层120的载体的侧壁接触，因此可以在去除载体期间或之后避免底部填充物破裂或线路层破裂的问题。
[0036]继续参考图2A所示，第一底部填充物130的上表面与线路层120的上表面共平面，第一底部填充物130的下表面与基板110的上表面共平面。第一底部填充物130的侧面连接第一底部填充物130的上表面和下表面。第一底部填充物130的侧面是远离线路层120突出的曲面结构。具有曲面侧面的第一底部填充物130可以有利于保护其内部的线路层120，并且填充在线路层12本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装结构，其特征在于，包括：基板；线路层，位于所述基板上；第一底部填充物，位于所述线路层与所述基板之间并围绕所述线路层的侧壁，并且，所述第一底部填充物具有与所述线路层的上表面共平面的上表面。2.根据权利要求1所述的半导体封装结构，其特征在于，所述第一底部填充物的侧面为远离所述线路层突出的曲面。3.根据权利要求1所述的半导体封装结构，其特征在于，所述线路层的宽度在从上至下的方向上是逐渐缩小的。4.根据权利要求1所述的半导体封装结构，其特征在于，在所述第一底部填充物与所述基板接触的位置处所述第一底部填充物的侧面具有切面，所述切面与所述基板的上表面之间形成夹角，所述夹角的角度在30
°
至85
°
的范围内。5.根据权利要求1所述的半导体封装结构，其特征在于，还包括：芯片，位于所述线路层上，...

【专利技术属性】
技术研发人员：吕文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：