一种具有顶部衬底接触的半导体集成电路的制造方法技术

一种新颖的而且经过改进的ＣＭＯＳ制作工艺提供一种具有一个低的电阻的上侧连接到其衬底的器件。该上侧衬底连接增强了该器件的抗闭锁性，而且适宜应用于各种带式自动键合（ＴＡＢ）封装工艺。（*该技术在2008年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及制造半导体集成电路各种芯片的领域，以及更准确地说，涉及互补金属氧化物半导体各种芯片的制造方法。在现有技术中已知的一种类型的半导体集成电路就是通常所说的互补金属氧化物半导体或CMOS。各种CMOS集成电路显示出较快的开关时间和较低的电力消耗。因此，各种CMOS集成电路十分适合于多种多样的包括计算机的应用。一种典型的CMOS制造工艺一开始时在一块低电阻率的衬底上形成一层高电阻率外延层。其次用传统的光刻工艺生产出一片所要求的电子元件或集成电路。为了使该制成的器件正常地工作，需要有一个连到低电阻率衬底上的电气的连接。倘若采用的是一种针脚式引线接合工艺，是在器件上每个接点焊接区之间连接细导线而且在器件封装内连接它们各自的引入线，则该连接可以在衬底的暴露底面进行。然而，倘若该器件是采用一种带式自动键合(TAB)工艺封装的话，则与衬底的该种连接必须置于暴露的衬底的对面即在该器件的上表面上，亦即在通常包含各有源元件的那个表面上。根据一种已知的建立上侧衬底连接的方法，首先完成建立有源元件所需的全部工艺过程。接着，通过该器件的上表面引入一个侧向地围绕该器件周围伸展的杂质区。于是该器件须经传统的加热过程以将该杂质区向下扩进该外延层。因为该已完成的各有源元件不能长时间被暴露于过高温度而不损坏，该杂质扩散仅仅部分地通过该外延层而实际上没有到达该低电阻率的衬底。这一方法的一个主要缺点是，由该扩散的杂质建立的连接由于高电阻率外延层的不充分渗透，势必会具有一个较大的电阻。该大电阻的连接增大了使器件可能经受一种被称为“闭锁”状态的可能性，在该状态下，该器件变得完全不能工作。本专利技术提供一种新颖的而且经过改进的、具有一个上侧电气连接到衬底的CMOS器件及其制造方法。一层高电阻率的外延层被施加到一块低电阻率的衬底上。接着，一个高浓度的杂质区围绕着该外延层的周围被渗入。一旦这个高浓度区已在适当位置而且在所有各有源元件被形成之前，该区就在受控状态下被加热，致使各种杂质向下扩散通过该外延层直至它们接触到该低电阻率的衬底为止。结果，一个连到衬底的上侧连接被建成，该连接具有一个显著降低的电阻。该上侧连接法可与TAB封装工艺兼容，而且该降低了的连接电阻增强了该器件的抗闭锁性。本专利技术在附加的权利要求书里被详细指出。本专利技术的该以上的和进一步的优点参照以下说明连同附图可以得到更好的了解，其中附图说明图1到图8，用剖面图形式描绘根据本专利技术建造的一个半导体器件中的顺序制造步骤。图1以剖面显示出一个半导体衬底2。该衬底2可能包含，例如，一块掺硼的具有近似0.002-0.008欧姆/厘米的较低电阻率的衬底。如在图2中所示，一个较高电阻率(10-60欧姆/厘米)材料的外延层4接着被生长在衬底2的上表面。为方便起见，该衬底2和该外延层4将被集合起来作为一个组合物6来述及。该组合物6在一个传统的工艺状态下被加热，如在图3中所示，以形成一层绝缘的二氧化硅层8在外延层4的上层表面。于是，该二氧化硅层8通过一个传统的光刻工艺被刻图和刻蚀。如在图4中画出，一层光致抗蚀层10被涂覆到该二氧化硅层8的上表面。接着，光通过掩模12被射入，因此光致抗蚀层10在预选定的图案下曝光。如在图5中所画的，光致抗蚀层10被曝光的各部分于是沿着下伏的那层二氧化硅层8上的各部分全被除去而留下两个孔径14和一个孔径16。该孔径14实际上是一个“环”的部分，该环围绕该二氧化硅层8的周围侧向地延展，并且最终如以下说明的将确定一个上侧到衬底2的电气连接的位置。然而应该理解氖牵蒙喜嗟礁贸牡椎牧涌梢耘渲迷诙趸璨 表面上任一方便的位置而并不需要围绕它的周围延展。与该两个孔径14相反，该孔径16显示出可能用作为一个预选定的半导体元件，例如晶体管的位置。如在图6中所画出，一个具有较低的各种杂质浓度的区域18被形成在每个孔径14和16底下外延层4的各部分。该区域18例如可以通过一种常规的离子注入工艺来形成。通过采用一个较低的注入能，该区域18保持在较浅深度。接着，如在图7中所示，一个新的光致抗蚀层20被涂覆到二氧化硅层8上。然而与图4相反，该光致抗蚀层20被刻制成这样的图案以致它只复盖孔径16以及另外类似的各孔径，亦即另外的那些孔径相应于供各种半导体元件的部位。换句话说，除了孔径14(该孔径确定衬底连接的部位)之外，所有各孔径全被复盖上光致抗蚀层20。在这点上，一个较高的杂质浓度被通过孔径14渗入，因此在孔径14的下面外延层4的该部分形成一个高浓度区域22。如上所述，一种常规的离子注入工艺可以应用于形成该高浓度区域22。该光致抗蚀层20被除去，然后在受控条件下将该组合物6，包括该二氧化硅层8和各区域18和22加热。如在图8中所画的，这一加热过程导致在每个孔径14和16上形成一层二氧化硅层24。该加热过程还导致各种杂质在区域18和22通过该外延层4向下扩散。此外，衬底2中的各种杂质势必要向上扩散直到外延层4。该加热过程的温度和持续时间被这样控制以致该高浓度区域22正好扩进该低电阻率的衬底2而且实际上接触到从衬底2向上扩散的各种杂质。由于该区域18包含一个比该区域22低的杂质浓度，该区域18仅部分地通过该外延层4扩散。该经扩散生成的区域22提供一条从该衬底2通到外延层4的低电阻的通道。该降低了电阻的通道在该器件被应用于一个电路设计中时可增强该制成器件的抗闭锁性。其后，一些另外的传统工艺工序(未画出)被用来完成所要求的半导体各元件的制作。一个传统的接点焊接区(未画出)可以配置于一个与该区域22进行电气接触的所要求的位置。该上述说明曾被局限于本专利技术的一个特殊的实施例。显然，在实现本发的某些或全部优点的情况下是可以进行各种变化和各种改进的。因此，附带的权利要求书的目的是复盖所有这些在本专利技术实质精神和目标内的各种变化和各种改进。本文档来自技高网...

【技术保护点】
制造一种半导体器件的一种方法，所述器件包括一个组合物，该组合物包括一块具有一个上表面和下表面的衬底以及一层在其所述上表面上形成的在其中可以形成各种有源元件的薄层，其特征在于，所述方法包括下列各个工序：在所述薄层上面形成一层绝缘的薄层；在 所述绝缘薄层上刻制图案以形成一个贯通该薄层的孔径；通过所述孔径注入各种杂质，以致一个有各种杂质的区域被淀积在所述孔径下面的薄层中；以及把所述有各种杂技的区域向下扩散通过所述薄层到所述衬底，由此在所述衬底和所述孔径之间形成一条导电的通 道。

【技术特征摘要】
US 1987-5-1 045,6101.制造一种半导体器件的一种方法，所述器件包括一个组合物，该组合物包括一块具有一个上表面和下表面的衬底以及一层在其所述上表面上形成的在其中可以形成各种有源元件的薄层，其特征在于，所述方法包括下列各个工序在所述薄层上面形成一层绝缘的薄层；在所述绝缘薄层上刻制图案以形成一个贯通该薄层的孔径；通过所述孔径注入各种杂质，以致一个有各种杂质的区域被淀积在所述孔径下面的薄层中；以及把所述有各种杂技的区域向下扩散通过所述薄层到所述衬底，由此在所述衬底和所述孔径之间形成一条导电的通道。2.根据权利要求1的方法，其特征在于所述各种杂质是通过一种离子注入工艺注入的。3.一种半导体器件，该器件包括一个组合物，该组合物包括一块具有一个上表面的和一个下表面的衬底以及一层在其所述上表面上形成的在其中可以形成各种有源元件的薄层，所述器件的特征包括;一层绝缘的薄层，所述绝缘薄层是被处置在所述薄层上的，所述绝缘薄层具有一个贯通该薄层而配置的孔径;以及一个有各种杂质的区，所述区被配置在所述薄层中...

【专利技术属性】
技术研发人员：格雷戈里J格鲁拉，安德烈I纳泽，
申请(专利权)人：数字设备公司，
类型：发明
国别省市：US[美国]