脉宽时钟拓扑结构电路制造技术

本发明专利技术涉及一种脉宽时钟拓扑结构电路，包括：时钟脉宽生成模块和时钟拓扑延时模块；时钟脉宽生成模块对输入时钟进行n个延时子模块串行连接，每级延时子模块输出端连接到一选择器的输入端，通过选择器的m+1个控制信号选择所需的某一延时时钟，并且与原输入时钟进行“与”操作生成不同脉宽时钟输出，并且作为时钟拓扑延时模块输入，时钟拓扑延时模块可产生多个不同延时时钟供不同锁存器使用。本发明专利技术的有益之处在于，具有更高的性能。可以有效控制延迟率，使得到达每个输入的一定延迟，以满足脉冲宽度对于信号完整性的严苛要求。冲宽度对于信号完整性的严苛要求。冲宽度对于信号完整性的严苛要求。

【技术实现步骤摘要】
脉宽时钟拓扑结构电路


[0001]本专利技术涉及一种脉宽时钟拓扑结构电路，适用于CPU、GPU、异步运算核心单元模块及DSP运算模块的芯片。

技术介绍

[0002]凡数字电路设计，广泛应用沿触发寄存器单元。沿触发的寄存器主要是2级锁存器构成(DFF)。沿触发器抗噪效，抗毛刺，存储数据不易丢失，时序设计简单，测试验证方法完善。缺点方面表现在集成度低，面积、功耗和性能无法满足高性能电路的要求。
[0003]通过控制时钟，实现“微”宽度的高或低电平，即脉冲时钟，使得锁存器(Latch)以“沿触发”的方式工作，解决触发器的PPA问题，以满足于高设计要求芯片设计。
[0004]传统的方式其性能需要进一步提升以满足用户的需求。

技术实现思路

[0005]本专利技术的目的在于提供一种脉宽时钟拓扑结构电路，以解决上述
技术介绍
中提出的问题。
[0006]为实现上述目的，本专利技术提供如下技术方案：
[0007]一种脉宽时钟拓扑结构电路，包括：时钟脉宽生成模块和时钟拓扑延时模块；
[0008]时钟脉宽生成模块对输入时钟进行n个延时子模块串行连接，每级延时子模块输出端连接到一选择器的输入端，通过选择器的m+1个控制信号选择所需的某一延时时钟，并且与原输入时钟进行“与”操作生成不同脉宽时钟输出，并且作为时钟拓扑延时模块输入，时钟拓扑延时模块可产生多个不同延时时钟供不同锁存器使用，其中n＞1，且2
(m+1)
≥n。
[0009]作为本专利技术进一步的方案：延时子模块延时一定时间，且每个延时子模块的延时时间可相等或不相等。
[0010]作为本专利技术进一步的方案：延时子模块，包括奇数个反相器和若干个缓冲器相互连接或交替连接。
[0011]作为本专利技术进一步的方案：n级延时子模块延时相加的总延时小于输入时钟脉宽。
[0012]作为本专利技术进一步的方案：延时子模块第1级的输入端为原输入时钟，从延时子模块第2级到第n级的输入端连接前一级延时子模块输出端。
[0013]作为本专利技术进一步的方案：选择器的输出端与原输入时钟“与”操作产生所需不同脉宽的时钟。
[0014]作为本专利技术进一步的方案：时钟拓扑延时模块由不同延时的时钟信号组成拓扑结构。
[0015]作为本专利技术进一步的方案：时钟拓扑延时模块的每个锁存器的延迟时间一致，达到时钟平衡功能。
[0016]与现有技术相比，本专利技术的有益效果是：具有更高的性能。
[0017]脉宽时钟拓扑结构电路，可以有效控制延迟率，使得到达每个输入的一定延迟，以
满足脉冲宽度对于信号完整性的严苛要求。
附图说明
[0018]图1是作为本专利技术的第一实施例的一种脉宽时钟拓扑结构电路的示意图；
[0019]图2是作为本专利技术的第二实施例的一种脉宽时钟拓扑结构电路的示意图。
具体实施方式
[0020]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0021]如图1和图2所示，一种脉宽时钟拓扑结构电路，包括：时钟脉宽生成模块和时钟拓扑延时模块。
[0022]时钟脉宽生成模块对输入时钟进行n个延时子模块(Delay)串行连接，每级延时子模块输出端连接到一选择器(MUX)的输入端，通过选择器(MUX)的m+1个控制信号选择所需的某一延时时钟，并且与原输入时钟(CI)进行“与”(AND)操作生成不同脉宽时钟输出，并且作为时钟拓扑延时模块输入，时钟拓扑延时模块可产生多个不同延时时钟供不同锁存器使用，其中n＞1，且2
(m+1)
≥n。
[0023]作为一种具体的实施方式，延时子模块(Delay)延时一定时间，且每个延时子模块(Delay)的延时时间可相等或不相等。
[0024]作为一种具体的实施方式，延时子模块(Delay)，包括奇数个反相器(N)和若干个缓冲器(Buffer)相互连接或交替连接。
[0025]作为一种具体的实施方式，n级延时子模块(Delay)延时相加的总延时小于输入时钟脉宽。
[0026]作为一种具体的实施方式，延时子模块(Delay)第1级的输入端为原输入时钟(CI)，从延时子模块(Delay)第2级到第n级的输入端连接前一级延时子模块(Delay)输出端。
[0027]作为一种具体的实施方式，选择器(MUX)的输出端与原输入时钟“与”(AND)操作产生所需不同脉宽的时钟。
[0028]作为一种具体的实施方式，时钟拓扑延时模块由不同延时的时钟信号(Cnt0,Cnt1...Cntx)组成拓扑结构。
[0029]作为一种具体的实施方式，时钟拓扑延时模块的每个锁存器的延迟时间一致，达到时钟平衡功能。
[0030]时钟脉宽生成模块对原输入时钟(CI)进行n个延时子模块(Delay)串行连接，延时子模块具体一定的延时功能，由奇数个反相器(N)和若干个缓冲器(Buffer)相互连接或交替连接组成，每级延时子模块输出端输出到一选择器(MUX)的输入端，通过选择器(MUX)的m+1个控制信号选择所需的某一延时时钟，并且与原输入时钟(CI)进行“与”(AND)操作生成不同脉宽时钟输出，并且作为时钟拓扑延时模块输入，时钟拓扑延时模块可产生x个不同延时时钟。脉宽时钟拓扑结构电路，可以有效控制延迟率，使得到达每个输入的一定延迟，以
满足脉冲宽度对于信号完整性的严苛要求。
[0031]其中，图1示出了一种相对简单的第一实施例，拓扑时钟输出端(Cnt0,Cnt1...Cntx),把所需y个(C11，C21..Cy1)时钟信号连接到拓扑时钟x个输出端(且x≥y),y个(C11，C21..Cy1)时钟信号分别提供给需要不同延时时钟的锁存器(LAT#)。
[0032]其中，图2示出了一种相对复杂的第二实施例，拓扑时钟(PG模块)输出端(Cnt0,Cnt1...Cntx)，每个模块的其中一个或多个连接到所需y个(C11，C21..Cy1)时钟信号,y个(C11，C21..Cy1)时钟信号分别提供给需要不同延时时钟的锁存器(LAT#)。
[0033]对于本领域技术人员而言，显然本专利技术不限于上述示范性实施例的细节，而且在不背离本专利技术的精神或基本特征的情况下，能够以其他的具体形式实现本专利技术。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本专利技术的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本专利技术内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
[0034]此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种脉宽时钟拓扑结构电路，包括：时钟脉宽生成模块和所述时钟拓扑延时模块，其特征在于，所述时钟脉宽生成模块对输入时钟进行n个延时子模块串行连接，每级延时子模块输出端连接到一选择器的输入端，通过选择器的m+1个控制信号选择所需的某一延时时钟，并且与原输入时钟进行“与”操作生成不同脉宽时钟输出，并且作为所述时钟拓扑延时模块输入，所述时钟拓扑延时模块可产生多个不同延时时钟供不同锁存器使用，其中n＞1，且2
(m+1)
≥n。2.根据权利要求1所述的脉宽时钟拓扑结构电路，其特征在于，延时子模块延时一定时间，且每个延时子模块的延时时间可相等或不相等。3.根据权利要求2所述的脉宽时钟拓扑结构电路，其特征在于，延时子模块，包括奇数个反相器和若...

【专利技术属性】
技术研发人员：姜晓伟，包兴刚，
申请(专利权)人：上海亿家芯集成电路设计有限公司，
类型：发明
国别省市：