层间介电层的形成方法技术

本申请公开了一种层间介电层的形成方法，包括：提供一衬底，衬底上形成有半导体器件和高深宽比沟槽，高深宽比沟槽是高度和深度的比值大于2的沟槽；采用HDP CVD工艺沉积低k介质形成第一介电层，第一介电层覆盖衬底、半导体器件和高深宽比沟槽的表面；采用SA CVD工艺在第一介电层上沉积低k介质形成第二介电层，第一介电层和第二介电层形成层间介电层。本申请通过在半导体器件的后道工艺中，依次采用HDP CVD工艺和SA CVD工艺形成层间介电层，使得形成的层间介电层的形貌易于后续的填充，提高了器件的可靠性。器件的可靠性。器件的可靠性。

【技术实现步骤摘要】
层间介电层的形成方法


[0001]本申请涉及半导体制造
，具体涉及一种层间介电层的形成方法。

技术介绍

[0002]层间介电层(interlayer dielectric，ILD)，又可称为“层间介质”或“层间绝缘层”，在半导体制造的后道(back end of line，BEOL)工序中，可通过形成层间介电层以对金属层进行隔离，从而形成金属互连结构。
[0003]相关技术中，层间介电层的形成方法包括：在晶圆上形成半导体器件后，采用化学气相沉积(chemical vapor deposition，CVD)工艺(例如，高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP CVD)工艺)在衬底和半导体器件的表面沉积形成层间介电层。
[0004]然而，仅仅采用CVD工艺沉积形成层间介电层，当晶圆上存在高深宽比的沟槽时，形成的层间介电层的形貌较差，使得后续的填充工序中，介质层难以填充至沟槽上方的层间介质凹陷中，从而形成缺陷，降低了器件的可靠性。

技术实现思路

[0005]本申请提供了一种层间介电层的形成方法，可以解决相关技术中提供的层间介电层的形成方法在应用于存在高深宽比的沟槽的晶圆制作时，填充形成的形貌较差，从而降低器件的可靠性的问题。
[0006]一方面，本申请实施例提供了一种层间介电层的形成方法，包括：
[0007]提供一衬底，所述衬底上形成有半导体器件和高深宽比沟槽，所述高深宽比沟槽是高度和深度的比值大于2的沟槽；
[0008]采用HDP CVD工艺沉积低k介质形成第一介电层，所述第一介电层覆盖所述衬底、所述半导体器件和所述高深宽比沟槽的表面；
[0009]采用次常压化学气相沉积(sub atmospheric pressure chemical vapor deposition，SA CVD)工艺在所述第一介电层上沉积低k介质形成第二介电层，所述第一介电层和所述第二介电层形成所述层间介电层。
[0010]可选的，在采用HDP CVD工艺沉积高k介质形成第一介电层后，所述第一介电层在所述高深宽比沟槽中的高度高于其深度的1/4。
[0011]可选的，所述低k介质包括硅氧化物。
[0012]可选的，在采用HDP CVD工艺沉积高k介质形成第一介电层的过程中的反应气体包括硅烷(SiH4)和氧气(O2)。
[0013]可选的，在采用SA CVD工艺在所述第一介电层上沉积低k介质形成第二介电层的过程中的反应气体包括臭氧(O3)和四氧乙基硅氧烷(Si(OC2H5)4)。
[0014]可选的，在采用SA CVD工艺在所述第一介电层上沉积低k介质形成第二介电层的过程中的气压为600托(Torr)至700托。
[0015]可选的，所述衬底的直径为8英寸或12英寸。
[0016]本申请技术方案，至少包括如下优点：
[0017]通过在半导体器件的后道工艺中，依次采用HDP CVD工艺和SA CVD工艺形成层间介电层，由于HDP CVD工艺的等离子体轰击作用能够在沉积过程中通过偏压轰击扩大沟槽的开口，从而在填充沟槽的初期将沟槽不规整的形貌补充为利于填充的形貌，在利于填充的形貌形成后，利用SA CVD工艺的底部向上生长特性使得最终形成的层间介电层的形貌易于后续的填充，提高了器件的可靠性。
附图说明
[0018]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1是本申请一个示例性实施例提供的层间介电层的形成方法的流程图；
[0020]图2至图4是本申请一个示例性实施例提供的层间介电层的形成示意图。
具体实施方式
[0021]下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
[0022]在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0023]在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
[0024]此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
[0025]参考图1，其示出了本申请一个示例性实施例提供的层间介电层的形成方法的流程图，如图1所示，该方法包括：
[0026]步骤101，提供一衬底，衬底上形成有半导体器件和高深宽比沟槽。
[0027]参考图2，其示出了在填充层间介电层之前的剖面示意图。如图2所示，衬底210上形成有半导体器件(图2中未示出)和高深宽比沟槽201。其中，高深宽比沟槽201是高度h1和深度W的比值大于2的沟槽。由于制备工艺的原因，该高深宽比沟槽201的侧壁形貌不均匀。
可选的，该衬底210的直径可以是8英寸或12英寸。
[0028]步骤102，采用HDP CVD工艺沉积低k介质形成第一介电层，第一介电层覆盖衬底、半导体器件和高深宽比沟槽的表面。
[0029]参考图3，其示出了形成第一介电层的剖面示意图。示例性的，如图3所示，在采用HDP CVD工艺沉积高k介质形成第一介电层211后，第一介电层211在高深宽比沟槽201中的高度h2高于高深宽比沟槽201的深度h1的1/4。在采用HDP CVD工艺沉积高k介质形成第一介电层211的过程中的反应气体包括硅烷和氧气。其反应式为：
[0030]SiH4+O2→
SiO2+H2[0031]由于HDP CVD工艺的等离子体轰击作用能够在沉积过程中通过偏压轰击扩大沟槽的开口，因此在形成第一介电层的初期阶段能够将不规整的沟槽形貌补充为利于填充的形貌。
[0032]步骤103，采用SA CVD工艺在第一介电层上沉积低k介质形成第二介电层，第一介电层和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种层间介电层的形成方法，其特征在于，包括：提供一衬底，所述衬底上形成有半导体器件和高深宽比沟槽，所述高深宽比沟槽是高度和深度的比值大于2的沟槽；采用HDP CVD工艺沉积低k介质形成第一介电层，所述第一介电层覆盖所述衬底、所述半导体器件和所述高深宽比沟槽的表面；采用SA CVD工艺在所述第一介电层上沉积低k介质形成第二介电层，所述第一介电层和所述第二介电层形成所述层间介电层。2.根据权利要求1所述的方法，其特征在于，在采用HDP CVD工艺沉积高k介质形成第一介电层后，所述第一介电层在所述高深宽比沟槽中的高度高于其深度的1/4。3.根据权利要求2所述...

【专利技术属性】
技术研发人员：李凯楠，金立培，许隽，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：