用于光电继电器的快速开/关光电发生器制造技术

一种光电发生器，包括：绝缘支撑晶片；设置在所述支撑晶片顶部且与所述支撑晶片绝缘的一种导电型的单晶硅层；延伸穿过所述硅层的介质阻挡壁板，将所述硅层分为多个横向分离的阱；每个所述阱包含第二导电型的浅扩散区，从而限定了产生输出电压的结，所述输出电压响应于所述光电发生器的表面照明；从顶表面延伸穿过至少所述硅层的全部厚度部分的多个间隔开的开槽阱。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体光电发生器，更具体地说，涉及增加了其关断速度的光电发生器的新结构。
技术介绍
光电发生器(“PVG”s)是众所周知的，例如，在Kinzer的美国专利US4,721,986、Cantarini的US5,549,792和Cantarini及Lizotte的US5,973,257中就公开了上述光电发生器。使用这些器件来为半导体器件例如功率MOSFET等提供开启控制信号，其中在上述半导体器件中，将输入控制信号与MOSFET输入光隔离。已知整个继电器是光电继电器(PVR)，这样，在PVR中，来自LED等的输入辐射信号照亮光电发生器(PVG)的表面，以便产生到MOSFET或其它栅控开关器件栅极的输出栅电压。通过开启和关断PVG的时间来至少部分限制PVR的频率响应。这些开启和关断时间通过设计调整来匹配，其中减少关断时间的结构将增加开启时间，反过来亦然。例如，增加SOI厚度减小开启时间，但增加关断时间。目前的PVG“叠层”采用SOI结构，其中大约35微米厚的N型硅层由较厚的“加工”晶片支撑并与其绝缘。SOI层的顶表面包含浅P型扩散区，使得进入硅的光子产生空穴-电子对，空穴-电子收集在P/N结处，以便产生输出电压。在普通的硅芯片中多个相同的绝缘结构彼此横向分离且串连连接，以便产生想要的输出电压信号。使用35微米厚SOI层的这种叠层具有大约100μs的关断时间(输入光信号消除之后)和大约30μs的开启时间。通过使用较薄的SOI层，例如20微米厚，将关断时间减小到大约50μs，但开启时间增加到50μs。SOI厚度的进一步减小进一步降低关断时间，但进一步增加开启时间。(上述数据假设12微安驱动继电器输入。)希望能够减小关断时间而不极大地增加开启时间。
技术实现思路
根据本专利技术，开槽阱的矩阵延伸穿过N-硅体的厚度，以便当除去器件表面的照明时提供增加的复合位置来更快地破坏输出电压。通过利用非临界面积和长度的截面区开槽阱并且通过使它们隔开相当远的距离(相对于它们的宽度尺寸)，仅减小了小量的N-硅区，使得开启时间少量减小。本专利技术的开槽阱可以是通过在硅中蚀刻形成的具有任何希望截面形状的阱；用薄氧化物(300至500厚)给沟槽作衬，然后用本征多晶硅填充阱。通过实例，如果使用35微米SOI层(给出更快的开启)，间隔10um(中心至中心)的3μm×3μm开槽阱的矩阵将N-硅区减小不到10％，这样限制开启速度的损失。此外，可以增加SOI层的厚度，例如增加到50μm，使得能在由增加的SOI厚度获得的附加10％的吸收中得回由于开槽阱导致的开启速度的损失。还应结合影响PVGs关断时间的其它因素考虑开槽阱的新的应用。这样，存在彼此组合的4项，能够改进微电子继电器的整个响应时间性能。该4项包含1)控制电路，2)SOI厚度，3)掩埋植入层，4)开槽阱。下面更详细地描述这4项1)控制电路通过试验，已经表明“BOSFET”控制电路(专利4,721,986图14)是用于“快速关断”响应时间的最佳电路。根据SOI厚度，该关断时间超过专利5,549,792控制电路的响应时间大约50％。控制电路对开启时间没有什么影响，但显著提高了关断时间。2)SOI厚度较薄的SOI厚度减小了关断时间，但交换地，由于从较厚的SOI层产生了较高的短路电流，因此增加了开启时间。已经发现开启时间和关断时间的最佳组合为20μm(最好在15-25μm)的较薄SOI厚度。在仅减小大约15％-20％开启时间的同时，利用较薄的SOI获得了少大约30％-35％的较快的关断时间。3)掩埋植入层当比较掩埋N+层时(在硅层的底部)，关断时间具有大约30％的改进，对开启时间没有影响。4)开槽阱在仅减小15-20％的开启时间的同时，通过添加开槽阱，比标准单元(没有开槽阱)减小40-50％的关断时间。为了得到开启时间对关断时间的最佳组合，硅(由于开槽的阱)减少的最佳百分比是单元面积中减少10-20％的区域。总结通过组合所有的4项，可以明显提高响应时间。在下表中可以看出比现有技术的器件提高了4倍的频率响应。 附图说明图1是包含本专利技术要点的PVG的一小部分的截面。图2是图1的PVG的顶视图。具体实施例方式参考图1和2，示出了美国专利US5,549,792所示类型的PVG，其中支撑或加工晶片20(图1)具有利用氧化物绝缘层22粘接于其上的薄SOI硅层21。利用非导电多晶硅填料壁板(web)35限定多个阱30、31、32、33和34。每个阱30-34都具有底N+层36。可以利用在蚀刻沟槽中的薄氧化物层35a和本征多晶硅填充物35b形成壁板35。每个阱30-34都具有底N+层36。每个阱30-34都分别具有浅P+扩散区40-44和N+接触扩散区(图1的50和51)，以便串连连接图1所示的单元。根据本专利技术，形成在图1中示意性地示出为60-63的多个开槽阱，使其垂直穿过SOI层21，并且在SOI层21的全部表面上设置相同的开槽阱(图2)。像用大约300至500厚的氧化物作衬并且用本征多晶硅填充的沟槽的壁板35那样形成每个阱。SOI层21最好大约20μm厚，应在15-25μm的范围内。开槽阱60-63最好具有大约3μm×3μm的尺寸，并且中心至中心间隔大约10μm。中心至中心的间隔可以在大约7-13μm的范围，开槽阱的尺寸还可以根据需要选择。阱可以具有任何想要的深度，且不需要延伸到N+层36。此外，可以从器件的底部形成沟槽阱而不完全延伸到硅的顶部。图2示出了作为矩形阵列的基座，可以使用其它的几何图形。例如，开槽阱可以交错并且还可以形成为沟槽型拉长阱，以便得到开槽阱与硅区域的适当百分比。尽管已经描述了本专利技术的具体实施例，但对于本领域技术人员来说，许多其它的修改和变化以及其它的应用都将变得显而易见。因此，最好本专利技术不限于这里具体公开的内容。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种光电发生器，包括绝缘支撑晶片；设置在所述支撑晶片顶部且与所述支撑晶片绝缘的一种导电型的单晶硅层；延伸穿过所述硅层的介质阻挡壁板，将所述硅层分为多个横向分离的阱；每个所述阱包含第二导电型的浅扩散区，从而限定了产生输出电压的结，所述输出电压响应于所述光电发生器的表面照明；从顶表面延伸穿过至少所述硅层的全部厚度部分的多个间隔开的开槽阱。2.权利要求1的器件，其中所述硅层具有大于大约10μm的厚度。3.权利要求1的器件，其中所述开槽阱中心到中心彼此间隔大约5微米至大约20微米。4.权利要求1的器件，其中每个所述开槽阱都具有矩形截面。5.权利要求1的器件，其中所述阱串连电连接。6.权利要求1的器件，其中所述硅层中的每个所述单元的底部都用所述一种浓度型的高浓度薄层作衬。7....

【专利技术属性】
技术研发人员：S·C·利佐特，
申请(专利权)人：国际整流器有限公司，
类型：发明
国别省市：