【技术实现步骤摘要】
带深L形基区的单侧斜面栅碳化硅MOSFET器件及其制备方法
[0001]本专利技术属于功率半导体器件
，特别涉及带深L形基区的单侧斜面栅碳化硅MOSFET器件及其制备方法。
技术介绍
[0002]碳化硅(SiC)是第三代宽禁带半导体之一，它具有很多出众和独特的电学特性、机械特性和化学特性，包括：大的禁带宽度、高电子和空穴迁移率、极高的硬度、高耐磨性、高品质因素Q、高热导率以及高耐化学腐蚀性等，使其在大功率、高温及高频电力电子领域具有广阔的应用前景。
[0003]而SiC UMOSFET结构的特点是存在一个“U”的沟槽栅，并且沟道与器件表面垂直，有力的消除了器件内部的JFET电阻。在相同的条件下，UMOS结构器件的导通电阻会有显著降低。另外，UMOS结构的沟道区和源区都可以利用通过外延生长的方式来形成，可以避免由于离子注入的方法所带来的不利影响，使得碳化硅UMOS结构更有优势并能够获得更小的导通电阻。
[0004]碳化硅UMOSFET结构也存在一个很重要的自身问题，就是在器件阻断状态下，UMOS凹槽槽底部...
【技术保护点】
【技术特征摘要】
1.一种带深L形基区的单侧斜面栅碳化硅MOSFET器件的制备方法，其特征在于，包括以下步骤：S10，在碳化硅N+衬底上外延生长N
‑
漂移层；S20，在N
‑
漂移层上通过离子注入形成P+屏蔽层；S30，之后再外延生长N
‑
漂移层；S40，在所述N
‑
漂移层上离子注入形成N型电流扩展层；S50，在所述N
‑
漂移区上离子注入形成P型基区；S60，在所述N
‑
漂移区上离子注入形成N+欧姆接触区；S70，在所述N
‑
漂移区上离子注入形成P+欧姆接触区；S80，为得到栅槽，对碳化硅进行第一次刻蚀，一次刻蚀所用掩膜包含一种低刻蚀选择比和一种较高刻蚀选择比的两种掩膜，分别用于形成栅槽下半部分的斜面和垂直面结构，其中，低刻蚀选择比的掩膜是指碳化硅与掩膜刻蚀选择比在0.2：1到1:1之间掩膜；较高刻蚀选择比的掩膜是指碳化硅与掩膜刻蚀选择比大于2:1的掩膜；S90，为得到栅槽，对碳化硅进行第二次刻蚀，刻蚀掩膜为刻蚀选择比较高的掩膜，用于形成两侧都为垂直面的槽，其中，较高刻蚀选择比的掩膜是指碳化硅与掩膜刻蚀选择比大于2:1的掩膜；S100，高温干氧氧化形成栅介质，所述高温为1100℃到1500℃；S110，高掺杂的多晶硅填充栅槽，所述高掺杂具体为掺杂离子为硼离子或磷离子，掺杂范围在1
×
10
19
cm
‑3到
×
10
20
cm
‑3之间；S120，在所述多晶硅上表面制备形成栅极，在第一P+欧姆接触区和第一N+欧姆接触区上方形成第一源极，在第二P+欧姆接触区和第二N+欧姆接触区上方形成第二源极，在衬底层下表面制备形成漏极。2.根据权利要求1所述的带深L形基区的单侧斜面栅碳化硅MOSFET器件的制备方法，其特征在于，所述S10，在碳化硅N+衬底上外延生长N
‑
漂移层，其中N
‑
漂移层为氮、磷掺杂，掺杂浓度在5
×
10
15
cm
‑3到8
×
10
15
cm
‑3之间。3.根据权利要求1所述的带深L形基区的单侧斜面栅碳化硅MOSFET器件的制备方法，其特征在于，所述S20，在N
‑
漂移层上通过离子注入形成P+屏蔽层，其中P+屏蔽层掺杂为铝、硼掺杂，掺杂浓度在1
×
10
19
cm
‑3到2
×
10
19
cm
‑3之间，掺杂区厚度为0.2到0.5μm。4.根据权利要求2所述的带深L形基区的单侧斜面栅碳化硅MOSFET器件的制备方法，其特征在于，所述S30，之后再外延生长N
‑
漂移层，具体为通过外延的方式在上述结构的上方生长与N
‑
漂移区掺杂浓度相同的N
‑
漂移层，生长的厚度3.5到4.5μm，掺杂方式同S10中下层的N
‑
漂移层。5.根据权利要求1所述的带深L形基区的单侧斜面栅碳化硅MOSFET器件的制备方法，其特征在于，所述S40，在所述N
‑
漂移层上离子注入形成N型电流扩展层，具体为通过氮或磷离子注入的方式形...
【专利技术属性】
技术研发人员：董志华，刘辉，刘国华，程知群，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。