一种基于ZYNQ的多路DAC的参考时钟快速同步系统技术方案

本发明专利技术公开了一种基于ZYNQ的多路DAC的参考时钟快速同步系统，涉及多路DAC的参考时钟同步技术领域，包括ZYNQ芯片、至少一个时钟buffer芯片、多个DAC芯片，所述ZYNQ芯片的PL端与PS端之间通过AXI总线互联，配置时钟buffer芯片产生时钟，配置DAC芯片使其工作在采样时钟回环到ZYNQ芯片的PL端，ZYNQ芯片的PL端对多路参考时钟信号进行相位检测以及相位处理，得到时钟buffer芯片的延时输出配置参数，通过AXI总线传输至PS端；相对于传统的FPGA芯片，ZYNQ芯片在PS端与PL端的配合下，减少了FPGA的逻辑资源使用；当需要改动时钟buff芯片和DAC芯片工作状态时，只需要改动ZYNQ芯片的PS端即可，这极大地方便了技术人员的调试与测试。这极大地方便了技术人员的调试与测试。这极大地方便了技术人员的调试与测试。

【技术实现步骤摘要】
一种基于ZYNQ的多路DAC的参考时钟快速同步系统


[0001]本专利技术涉及多路DAC的参考时钟同步
，具体为一种基于ZYNQ的多路DAC的参考时钟快速同步系统。

技术介绍

[0002]发射器的应用中，尤其是DAC用于I\Q上变频器或数字波束成形的发射器应用中，给DAC提供数据时钟同源同相设计是用于数据源的同步；尤其是对使用于数字波束成形的发射器中需要准确的控制大量DAC之间的相对相位；于是在实际工程实现中，多路DAC的参考时钟网络同步设计是整个发射器功能指标实现的基础。
[0003]现有技术中，传统的ARM+FPGA的架构用于多路DAC的参考时钟网络同步时，传统FPGA逻辑资源占用率较高、逻辑资源运算量较大，在调试多路DAC相位同步时，传统FPGA工程调试时需要重新布局布线，调试时间较长。

技术实现思路

[0004]本专利技术的目的在于：为了解决传统的ARM+FPGA的架构用于多路DAC的参考时钟网络同步时，传统FPGA逻辑资源占用率较高、逻辑资源运算量较大，在调试多路DAC相位同步时，传统FPGA工程调试时需要重新布局布线，调试时间较长的技术问题，本专利技术提供一种基于ZYNQ的多路DAC的参考时钟快速同步系统。
[0005]本专利技术为了实现上述目的具体采用以下技术方案：
[0006]一种基于ZYNQ的多路DAC的参考时钟快速同步系统，包括ZYNQ芯片、至少一个时钟buffer芯片、多个DAC芯片，所述ZYNQ芯片的PL端与PS端之间通过AXI总线互联，配置时钟buffer芯片产生时钟，配置DAC芯片使其工作在采样时钟回环到ZYNQ芯片的PL端，ZYNQ芯片的PL端对多路参考时钟信号进行相位检测以及相位处理，得到时钟buffer芯片的延时输出配置参数，通过AXI总线传输至PS端。
[0007]进一步地，时钟buffer芯片的输入时钟通过频综模块供给。
[0008]进一步地，所述时钟buffer芯片为多个时采用多级拓扑结构，上一级拓扑结构中的时钟buffer芯片输出的时钟作为下一级拓扑结构中的时钟buffer芯片的输入时钟。
[0009]进一步地，相位检测、相位处理得到延时输出配置参数包括：
[0010]ZYNQ芯片的PL端获取所有被检测参考时钟信号上升沿或下降沿、产生上升沿或下降沿到来的标志信号；
[0011]利用上升沿或下降沿的标志信号和检测时钟进行分别计数操作；
[0012]从第一个参考时钟信号上升沿或下降沿开始的某一段固定时间后停止计数并保留计数值；
[0013]以第一个通道被检测时钟计数值为参考，求出各个参考时钟信号计数值之间的差值；
[0014]各个被检测参考时钟信号计数值分别通过AXI总线上传到ZYNQ芯片的PS端,并通
过ZYNQ芯片的PS端对相位关系做分析处理得出延时配置参数；
[0015]PS端求出各个参考时钟信号计数值之间的差值，并且通过相对差值来确定可配置时钟芯片的配置参数，通过AXI总线下发多路配置参数进行芯片配置，得到期望的各路参考信号的时钟相位关系。
[0016]本专利技术的有益效果如下：
[0017]本专利技术一种基于ZYNQ的多路DAC的参考时钟快速同步系统，ZYNQ芯片的PS端主要实现各芯片的配置参数储存以及配置逻辑的实现，ZYNQ芯片的PL端具有速度快，并行处理的优势，用于快速的数字信号处理算法，相对于传统的FPGA芯片，ZYNQ芯片在PS端与PL端的配合下，减少了FPGA的逻辑资源使用；当需要改动时钟buff芯片和DAC芯片工作状态时，只需要改动ZYNQ芯片的PS端即可，芯片寄存器配置参数都是存储在ZYNQ芯片的PS端，这极大地方便了技术人员的调试与测试,实现了多路时钟相位的实时反馈并进行快速调整。
附图说明
[0018]图1是本专利技术的系统框架示意图一；
[0019]图2是本专利技术的系统框架示意图二；
[0020]图3是本专利技术的系统控制流程示意图。
具体实施方式
[0021]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本专利技术实施例的组件可以以各种不同的配置来布置和设计。
[0022]因此，以下对在附图中提供的本专利技术的实施例的详细描述并非旨在限制要求保护的本专利技术的范围，而是仅仅表示本专利技术的选定实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0023]实施例1
[0024]如图1所示，本实施例提供一种基于ZYNQ的多路DAC的参考时钟快速同步系统，包括ZYNQ芯片、至少一个时钟buffer芯片、多个DAC芯片，所述ZYNQ芯片的PL端与PS端之间通过AXI总线互联，配置时钟buffer芯片产生时钟，配置DAC芯片使其工作在采样时钟回环到ZYNQ芯片的PL端，ZYNQ芯片的PL端对多路参考时钟信号进行相位检测以及相位处理，得到时钟buffer芯片的延时输出配置参数，通过AXI总线传输至PS端。
[0025]本专利技术：参考图2，该硬件设计主要是解决时钟的同源设计问题，ZYNQ芯片型号为XC7Z100
‑
2FFG900I，多路发射时钟网络中选择时钟buffer芯片为带输出延时功能的SI5338B，多路发射电路所选择的DAC芯片为AD9717。多路发射时钟网络的输出为125MHz时钟。参考图3，通过软件实现方法调整多路时钟输出的相位，以保证时钟的同相设计。首先，进行时钟buffer芯片IIC配置，然后通过ZYNQ芯片的PL端进行DAC芯片SPI配置。PL端具有速度快，并行处理的优势，用于快速的数字信号处理算法。当需要改动时钟buff芯片和DAC芯片工作状态时，只需要改动PS端即可，在系统中硬件环境应避免修改，因为频繁的修改硬件
平台会极大增加调试时间。所以图3所体现的实现方法中，芯片寄存器配置参数都是存储在PS端的，所以这极大地方便了技术人员的调试与测试,实现了多路时钟相位的实时反馈并进行快速调整。在ZYNQ芯片的PS端开发平台Vitis上修改时钟buffer的配置参数以实现参考相位的同步(包含了硬件板卡的不同电路路径不一致带来的相位差)。本系统的ZYNQ芯片利用PS端的储存寄存器参数设置实现控制功能，PL端实现并行数据处理，PS端和PL端协调工作保证配置快速实现。PS端的加入使得PL端可以节约大量逻辑资源，剩余有限的逻辑资源可用于相位检测与相位处理等数字信号处理实现上面。
[0026]优选地，时钟buffer芯片的输入时钟通过频综模块供给。实施时，基于多路发射时钟网络的输出为125MHz时钟，频综模块输出40MHz时钟作为多路发射时钟网络的输入。
[0027]优选地，所述时钟buffer芯片为多个时采用多级拓扑结构，上一级拓扑结构中的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于ZYNQ的多路DAC的参考时钟快速同步系统，其特征在于，包括ZYNQ芯片、至少一个时钟buffer芯片、多个DAC芯片，所述ZYNQ芯片的PL端与PS端之间通过AXI总线互联，配置时钟buffer芯片产生时钟，配置DAC芯片使其工作在采样时钟回环到ZYNQ芯片的PL端，ZYNQ芯片的PL端对多路参考时钟信号进行相位检测以及相位处理，得到时钟buffer芯片的延时输出配置参数，通过AXI总线传输至PS端。2.根据权利要求1所述的一种基于ZYNQ的多路DAC的参考时钟快速同步系统，其特征在于，时钟buffer芯片的输入时钟通过频综模块供给。3.根据权利要求1所述的一种基于ZYNQ的多路DAC的参考时钟快速同步系统，其特征在于，所述时钟buffer芯片为多个时采用多级拓扑结构，上一级拓扑结构中的时钟buffer芯片输出的时钟作为下一级拓扑结构中的时钟buffer...

【专利技术属性】
技术研发人员：牟玲，吴颖，
申请(专利权)人：成都中科合迅科技有限公司，
类型：发明
国别省市：