半导体存储器件及其制造方法技术

本发明专利技术提供一种半导体存储器件及其制造方法，存储器件包括：存储单元，该存储单元包括从下至上依次堆叠的底电极、介质层以及顶电极；底部金属线，与底电极连接；顶部金属线，与顶电极连接，且顶部金属线包括从顶部金属线沟槽向下纵向延伸的第一部分以及位于顶部金属线沟槽中的第二部分；层间介质层，环绕在存储单元和顶部金属线周围。本发明专利技术能够增加顶部金属线沟槽底部到存储单元介质层的距离。属线沟槽底部到存储单元介质层的距离。属线沟槽底部到存储单元介质层的距离。

【技术实现步骤摘要】
半导体存储器件及其制造方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体存储器件及其制造方法。

技术介绍

[0002]对于MRAM、RRAM、FeRAM、PRAM等新型存储器来说，存储单元顶电极的金属互连线在制造时，是一个很大的挑战。目前，顶电极金属线与顶电极的连接多采用接触孔(contact hole)实现，因此需要专门为接触孔进行一次光刻，这需要很大的成本。
[0003]为了省掉接触孔，有相关理论提出了一种新的工艺方法来制造存储单元顶电极上方的顶部金属线。结合图1-图4，具体如下：
[0004]图1为已经制造好的存储器件预制结构，该存储器件预制结构包括存储单元层叠结构(Memory Element)以及对外连接的顶电极和底电极，底电极下方为底部金属线，在图1中，刻蚀后残余的硬掩膜已经被去除；
[0005]如图2所示，在存储器件预制结构上方先沉积一层衬层，然后沉积层间介质层；
[0006]接着，如图3所示，进行沟槽刻蚀，刻蚀出的沟槽用于形成顶部金属线；
[0007]最后，如图4所示，在形成的沟槽中填充金属，并进行化学机械抛光。
[0008]在实现本专利技术的过程中，专利技术人发现上述工艺方法存在如下技术问题：
[0009]半导体存储器件制造时，通常要求金属线沟槽底部到存储单元层叠结构(Memory Element，有时也被称为介质层)需要维持适当的距离。但是现有光刻技术中，由于工艺窗口较窄从金属线沟槽底部到存储单元层叠结构(Memory Element)的距离需要保持较小。如果增加顶电极的厚度，又会使顶电极有高阻抗，增加功耗。

技术实现思路

[0010]为解决上述问题，本专利技术提供一种半导体存储器件及其制造方法，能够增加顶部金属线沟槽底部到存储单元层叠结构的距离。
[0011]第一方面，本专利技术提供一种半导体存储器件，包括：
[0012]存储单元，所述存储单元包括从下至上依次堆叠的底电极、介质层以及顶电极；
[0013]底部金属线，与所述底电极连接；
[0014]顶部金属线，与所述顶电极连接，其中所述顶部金属线包括从顶部金属线沟槽向下纵向延伸的第一部分以及位于顶部金属线沟槽中的第二部分；
[0015]层间介质层，环绕在所述存储单元和所述顶部金属线周围。
[0016]可选地，还包括：衬层，所述衬层的侧壁附着在所述存储单元的侧壁上，所述第一部分的侧壁与所述衬层的侧壁基本持平。
[0017]可选地，所述衬层的底部横向延伸至所述层间介质层的底部。
[0018]可选地，所述衬层为SiN、SiCN或SiO2。
[0019]可选地，所述顶部金属线包括阻挡层和金属层，其中所述阻挡层位于第一部分的底部和侧壁，并横向延伸到第二部分与层间介质层之间的界面上。
[0020]可选地，所述金属层为Co、Cu和W中的一种。
[0021]可选地，所述阻挡层为TaN、Ta/TaAl的混合物或者TaN/TaAl的混合物。
[0022]第二方面，本专利技术提供一种半导体存储器件的制造方法，所述方法包括：
[0023]提供存储器件预制结构，所述存储器件预制结构包括经刻蚀后形成的存储单元，所述存储单元包括从下至上依次堆叠的底电极、介质层以及顶电极，其中所述顶电极上方残留有刻蚀时使用的硬掩膜层；
[0024]在所述存储器件预制结构上方依次沉积衬层及层间介质层；
[0025]光刻出掩膜图案，以所述掩膜图案为掩膜刻蚀所述层间介质层，在所述层间介质层中形成顶部金属线沟槽，并暴露出所述衬层；
[0026]去除所述顶电极上方的硬掩膜层和衬层，形成一开口；
[0027]沉积金属层，以填充所述开口以及所述顶部金属线沟槽，并进行化学机械抛光。
[0028]可选地，通过干法刻蚀的方法去除所述硬掩膜层及其侧壁和上表面的衬层，刻蚀气体为包含O基和H基的混合气体，或者，包含O基和H基的混合气体与N2、Ar和He中的一种的混合气体。
[0029]可选地，沉积金属层还包括：
[0030]在沉积金属层之前，先沉积阻挡层。
[0031]本专利技术提供的半导体存储器件及其制造方法，利用刻蚀后残留的硬掩膜层作为牺牲层，在顶电极上方能够形成一开口，该开口增加了顶部金属线沟槽和存储单元层叠结构之间的距离，增加了工艺散布控制窗口。同时，利用开口形成一种自对准，省去了导线通孔的光刻工艺。且，本实施例中，顶电极的厚度相对于现有技术，可以做得更薄，减小阻抗。
附图说明
[0032]图1-图4为现有技术中形成存储器件顶部金属线的工艺流程示意图；
[0033]图5-图9为本专利技术实施例提供的一种半导体存储器件的制造方法的各步骤器件结构的剖面示意图。
具体实施方式
[0034]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0035]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0036]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0037]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0038]本专利技术实施例提供一种半导体存储器件，可以参阅图9，该存储器件包括多个存储单元，每个存储单元包括从下至上依次堆叠的底电极601、介质层602以及顶电极603，在底电极601的下方，设置有底部金属线600，与底电极601连接。在顶电极603的上方，设置有与顶电极603连接的顶部金属线609，顶部金属线609包括第一部分和第二部分，第一部分从顶部金属线沟槽向下纵向延伸，形成一个与顶电极603的接触，第二部分位于顶部金属线沟槽内。在存储单元和顶部金属线周围，环绕有层间介质层606。
[0039]上述半导体存储器件还可以设置衬层605，衬层605的侧壁附着在存储单元的侧壁上，顶部金属线第一部分的侧壁与衬层605的侧壁基本持平，衬层605的底部横向延伸至层间本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，其特征在于，包括：存储单元，所述存储单元包括从下至上依次堆叠的底电极、介质层以及顶电极；底部金属线，与所述底电极连接；顶部金属线，与所述顶电极连接，所述顶部金属线包括从顶部金属线沟槽向下纵向延伸的第一部分以及位于顶部金属线沟槽中的第二部分；层间介质层，环绕在所述存储单元和所述顶部金属线周围。2.根据权利要求1所述的半导体存储器件，其特征在于，还包括：衬层，所述衬层的侧壁附着在所述存储单元的侧壁上，所述第一部分的侧壁与所述衬层的侧壁基本持平。3.根据权利要求1所述的半导体存储器件，其特征在于，所述衬层的底部横向延伸至所述层间介质层的底部。4.根据权利要求2或3所述的半导体存储器件，其特征在于，所述衬层为SiN、SiCN或SiO2。5.根据权利要求1所述的半导体存储器件，其特征在于，所述顶部金属线包括阻挡层和金属层，其中所述阻挡层位于第一部分的底部和侧壁，并横向延伸到第二部分与层间介质层之间的界面上。6.根据权利要求1所述的半导体存储器件，其特征在于，所述金属层为Co、Cu和W中的一种。7.根据权利要求1所...

【专利技术属性】
技术研发人员：金一球，李俊杰，周娜，李琳，王佳，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：