使用低介电常数应力衬垫减小寄生电容的结构和方法技术

本发明专利技术公开了一种替代ＣＭＯＳ器件内常规应力衬垫的低ｋ应力衬垫。在一个实施例中，压缩应力的低ｋ应力衬垫被提供，其可以改善ｐＦＥＴ器件内的空穴迁移率。该压缩应力的低ｋ应力衬垫的ＵＶ曝光导致该低ｋ应力衬垫的极性从压缩应力改变为拉伸应力。使用这种拉伸应力的低ｋ应力衬垫改善ｎＦＥＴ器件内的电子迁移率。

【技术实现步骤摘要】

本专利技术涉及一种半导体结构及其制作方法。更具体而言，本专利技术涉及一种互补金属氧化物半导体(CMOS)结构，其包括用于在器件沟道内引入机 械应力的低介电常数(k)应力衬垫，同时显著地降低该器件的寄生电容。
技术介绍
在过去三十多年的时间，硅金属氧化物半导体场效应晶体管(MOSFET ) 的连续微型化已经驱动了全世界的半导体行业。过去几十年已经预计到持续 缩小尺寸的各种精彩表现，但是创新的历史使得Moore定律仍成立，尽管存 在许多挑战。然而，目前越来越多的征兆表明金属氧化物半导体晶体管开始 到达其传统尺寸缩小极限。由于通过持续尺寸缩小越来越难以改善MOSFET及因此CMOS性能， 改善性能而不尺寸缩小的方法变得关键。为此的一个方法为提高载流子(电 子与/或空穴)迁移率。例如通过将恰当的应力/应变引入半导体晶格内，可 以获得增大的载流子迁移率。施加应力改变半导体基板的晶格尺寸。通过改变晶格尺寸，材料的电子 能带结构也改变。这种改变只有在本征半导体中是微小的，导致电阻小幅变 化，但是当半导体材料被掺杂即为n型且部分电离时，非常小的能带改变会 导致杂质能级之间的能量差和带隙的大百分比改变。这导致载流子输运性能 的改变，这种改变在特定情形下是非常剧烈的。施加物理应力(拉伸应力或 压缩应力)可以进一步用于增强制作在半导体基板上的器件的性能。沿器件沟道的压应变增大p型场效应晶体管(pFET)内的驱动电流，降 低n型场效应晶体管(nFET)内的驱动电流。沿器件沟道的拉伸应变增大 nFET内的驱动电流，降低pFET内的驱动电流。应力可以通过若干方法引入到单晶取向的基板，这些方法例如包括在基 板顶部上以及栅极区域周围形成应力衬垫。取决于FET的导电类型(即，p 或n)，应力衬垫可以受拉伸应力(优 pFET )。当nFET和pFET集成到相同半导体基板上时，双应力衬垫技术通常被 采用，其中受拉伸应力的第一应力衬垫形成于各个nFET周围，而受压缩应 力的第二应力村垫形成于各个pFET周围。在这些技术中，应力衬垫形成于 彼此顶部上，无需蚀刻nFET的4立伸应力衬垫。在现有技术中，Si3Ht通常用做应力引入材料。Si3Hj还可以用做阻挡层 以阻挡离子金属从金属互连扩散到基板内。尽管有着上述用途，Si3N4具有约为7.0的介电常数(k)。此外，沉积厚 度约为100nm以上的Si3N4应力衬垫显著地增大相邻晶体管栅极以及接触和 晶 体管栅才及之间的电容。因此，需要一种具有低介电常数k (约小于4.0)的用于CMOS器件的 新的改进的应力衬垫。使用这种低k应力衬垫将降低器件内的寄生电容，由 此改善器件性能。
技术实现思路
本专利技术提供了一种替代CMOS器件内常规应力衬垫的低k应力衬垫。 提供了 一种压缩应力的低k应力衬垫，其可以改善pFET器件内的空穴迁移 率。该压缩应力的低k材料的UV曝光导致低k应力衬垫的极性从压缩应力 改变为拉伸应力。使用这种拉伸应力的低k应力衬垫改善nFET器件内的电 子迁移率。一般而言，本专利技术提供一种包括低k应力衬垫的半导体结构，包括 半导体基板，其上具有至少一个场效应晶体管(FET);以及 应力衬垫，位于部分所述半导体基板上并围绕所述至少一个FET,其中 所述应力衬垫具有小于4.0的介电常数。在本专利技术一个实施例中，该至少一个FET为nFET，且所述应力衬垫为 介电常数小于4.0的拉伸应力衬垫。在本专利技术另一个实施例中，该至少一个 FET为pFET,且所述应力衬垫为介电常数小于4.0的压缩应力衬垫。在又 一个实施例中，该至少一个FET包括被隔离区域分离的pFET和nFET，其 中所述pFET被压缩应力、低k应力村垫包围，且所述nFET被拉伸应力、 低k应力衬垫包围。在这种实施例中，压缩应力和拉伸应力衬垫包括单一材 料，其中位于nFET顶部上的部分的所述应力衬垫经历UV处理。在本专利技术一些实施例中，离子扩散阻挡层形成于该低k应力村垫顶部上。在又一个实施例中，还可以形成包含至少 一个金属接触的层间电介质。依据本专利技术，低k应力衬垫包括硅倍半氧化物、包括Si、 C、 O和H原 子的碳掺杂氧化物(即，有机硅酸盐)、包含Si、 C、 N和H原子的氮和氢 掺杂的碳化硅、或者其多层。在本专利技术一个实施例中，低k应力衬垫为氮和 氪掺杂的碳化硅，SiC(N,H)。除上述之外，本专利技术还涉及制作这种半导体结构的方法。 一般而言，本 专利技术的方法包括在半导体基板表面上提供至少一个场效应晶体管(FET);以及在部分所述半导体基板上并围绕所述至少一个FET形成应力衬垫，其中 所述应力衬垫具有小于4.0的介电常数。在本专利技术一个实施例中，通过选择恰当的沉积条件提供压缩应力的低k 应力村垫。在本专利技术另一个实施例中，通过沉积低k应力村垫并将其暴露于 UV光而提供拉伸应力的低k应力村垫。该UV曝光将低k应力衬垫的极性 乂人压缩应力改变为4立伸应力。附图说明图1A至1C为示出了用于形成低k应力村垫的基本工艺步骤的示意性 图示(剖面视图)；图2为示出了包括至少一个nFET和至少一个pFET的结构的示意性图 示(剖面视图)，至少一个nFET和至少一个pFET包括围绕各个FET的恰 当的应力衬垫；以及图3A至3C为示出了可以用于本专利技术的进一步工艺的示意性图示(剖面视图)。具体实施方式本专利技术提供一种半导体结构及其制造方法，该半导体结构包括用于在器 件沟道内引入机械应力的低k应力衬垫，同时显著地降低该器件的寄生电容； 现在将参考下述详细描述以及本专利技术的附图而更详细地描述本专利技术。注意， 本专利技术的附图仅仅是出于说明目的，因此附图未按比例绘制。在下述说明书中，列出了许多具体细节，例如具体结构、元件、材料、尺寸、工艺步骤以及技术，从而提供对本专利技术的彻底理解。然而，本领域普 通技术人员应该理解，没有这些具体细节仍可实践本专利技术。在其他情形中， 公知的结构或工艺步骤没有详细描述以免模糊本专利技术。将会理解，当例如层、区域或基板的一元件被提到与另一个元件的关系 为在......上或在……上方，，时，其可以为直接在其它元件上或者可能存在中间元件。相反，当一元件被提到与另一个元件的关系为直接在…… 上，，或直接在……上方时，就不存在中间元件。还将理解，当一元件被 提到与另一个元件的关系为在……下或在……下方时，其可以直接 位于另一元件下或下方，或者可能存在中间元件。相反，当一元件被提到与 另一个元件的关系为直接在......下或直接在……下方时，就不存在中间元件。如上所述，本专利技术提供了一种替换CMOS器件内常规应力衬垫的低k 应力衬垫。提供了 一种压缩应力的j氐k应力衬垫，该应力衬垫可以改善pFET 器件内的空穴迁移率。该压缩应力的低k材料的UV曝光导致该低k应力衬 垫的极性从压缩应力改变为拉伸应力。使用这种拉伸应力的低k应力衬垫改 善nFET器件内的电子迁移率。现在参考图1A至1C,该图示出了本申请的一个实施例中使用的基本工 艺步骤。具体而言，本专利技术方法开始于提供半导体结构10,该半导体结构 10包括半导体基板12，半导体基板12可选地包括在其中的至少一个隔离区 域14。图1A所示半导体结构10还包括位于半导体基板12表面上的至少一 个场效应晶体管(FET) 15。在图1A中，示例性本文档来自技高网...

【技术保护点】
一种半导体结构，包括：　　　　半导体基板，其上具有至少一个场效应晶体管；以及　　　　应力衬垫，位于部分的所述半导体基板上并围绕所述至少一个场效应晶体管，其中所述应力衬垫具有小于４．０的介电常数。

【技术特征摘要】
US 2006-8-25 11/467,1861.一种半导体结构，包括半导体基板，其上具有至少一个场效应晶体管；以及应力衬垫，位于部分的所述半导体基板上并围绕所述至少一个场效应晶体管，其中所述应力衬垫具有小于4.0的介电常数。11. 权利要求10所述的半导体结构，其中所述应力衬垫为氮和氢掺杂 碳化硅。12. 权利要求9所述的半导体结构，还包括位于所述拉伸应力和压缩应 力村垫顶部上的离子扩散阻挡层。13. 权利要求12所述的半导体结构，还包括具有至少一个金属接触的 层间介电材料，所述金属接触延伸到至少 一个所述场效应晶体管的足印处的 所述半导体基板内的硅化源极/漏极区域，所述层间电介质位于所述离子扩散 阻挡层上。14. 权利要求9所述的半导体结构，其中所述半导体基板为具有不同晶 体取向的表面区域的复合基板，所述至少一个n场效应晶体管位于(100) 晶面上，所述至少一个p场效应晶体管位于(110)晶面上。15. —种制作半导体结构的方法，包括 在半导体基板表面上...

【专利技术属性】
技术研发人员：杨海宁，李伟健，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[]