一种低温漂伪阻设计制造技术

本发明专利技术提出一种低温漂伪阻设计，包括MOS管M1～M10、MR1、MR2，电阻R，PNP三极管Q1、Q2，电流源I

【技术实现步骤摘要】
一种低温漂伪阻设计


[0001]本专利技术涉及模拟集成电路
，具体涉及一种低温漂伪阻设计。
技术背景
[0002]随着科学的不断发展和进步，微弱信号的探测越来越发挥极其重要的作用。无论是传统TIA(跨组放大器)网络还是新型的电容耦合传感系统，甚至常规的模拟集成电路的应用中，都往往会需要一个阻值极其大的电阻来提供增益、产生低频频率点以及其他电学应用。然而在集成电路中大阻值电阻既不好制作，成本也高。因此，一般采用由两个二极管连接的低宽长比的PMOS构成常规MOS伪电阻，如附图1所示可以提供高达109‑
10
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Ω的阻值，但由于工作在弱反型区的MOS管其电流与栅源电压呈指数关系，因此导致常规MOS伪电阻阻值线性度，可控性以及温度特性都十分难以确定。以典型的神经细胞探测系统的伪阻使用为例，如附图2所示，两个二极管连接的低宽长比的PMOS构成MOS伪电阻提供高达10
11
Ω的电阻以实现小于1Hz的低频截止频率，然而在实际应用之中，由于MOS管没有固定偏置，阻值不可控还具有较大的非线性和温度漂移，较高的温本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低温漂伪阻设计，其特征在于，包括MOS管M1～M10、MR1、MR2，电阻R，PNP三极管Q1、Q2，电流源I
P1
～I
Pn I
N1
～I
Nm
；PMOS管M8、M9、M10的源极与电源电压VDD相连，M8的栅极与漏极、M9的栅极、M10的栅极相互连接，PMOS管M6的栅极与漏极、M7的栅极、M11的栅极相互连接，M6的源极与M8的漏极相连，M7的源极与M9的漏极相连，M11的源极与M10的漏极相连；NMOS管M4的漏极与M6的漏极相连，NMOS管M5的栅极与漏极相连，M5的漏极也和M7的漏极相连，M4、M5的栅极相连；电阻R一端连接M4的源极，一端连接PNP三极管Q1的发射极，M5的源极和PNP三极管Q2的发射极相连；Q1的基极与集电极相连并接入负电源电压VSS。Q2的基极与集电极相连并接入负电源电压VSS；PMOS管M1的源极、M11的漏极、NMOS管M2的栅极、电流源I
P1
～I
Pn I
N1
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Nm
的一端相互连接，电流源I
P1
～I
Pn
另一端连接正电源电压VDD，电流源I
N1
～I
Nm
另一端连接负电源电压VSS；M1的栅极和漏极、M2的源极都连接到负电源电压VSS；NMOS管M3的源极和M2的漏极、PMOS管MR1、MR2的栅极相连，M3的漏极连接到正电源电压VDD，M3的栅极与MR1、MR2的漏极相连。MR1和MR2的源极作为伪电阻两个输入端口。2.根据权利要求1所述的一种低温漂伪阻设计，其特征在于，PMOS管M9与M8的宽长比比值、PMOS管M6与M7的宽长比比值和NMOS管M4与M5的宽长比比值均相同；PNP三极管Q1与Q2的面积比值为大于1的任意值；PMOS管M10与M11的宽长比比值与M7与M9的宽长比比值相同。3.根据权利要求1所述的一种低温漂伪阻设计，其特征在于，电流源I
P1
～I
Pn
和电流源I
N1
～I
Nm
均为温度补偿模块，当仅采用一个电流源时，为一阶温度补偿，当采用多个电流源时，为多阶温度补偿。4.根据权利要求1所述的一种低温漂伪阻设计，其特征在于，电流源I
P1
～I
Pn
中任意电流源I
Pn
，包括PMOS管MP
n1
、MP
n2
、...

【专利技术属性】
技术研发人员：张丽敏，熊朗，高嵩，李卓航，闫锋，
申请(专利权)人：南京大学，
类型：发明
国别省市：