一种扩展I2C管脚的调试电路制造技术

本发明专利技术公开了一种扩展I2C管脚的调试电路，其中，调试使能电路用于产生调试使能信号；调试使能电路连接管脚IO_SCL、IO_SDA、IO_RESETb、IO_IOA、IO_IOB，管脚IO_RESETb用于在外部复位芯片；时钟控制电路用于根据调试使能信号选择内部振荡器的时钟输出或者芯片管脚外部输入时钟；I2C控制电路用于解析I2C协议，并读写I2C寄存器组；I2C寄存器组用于存储待观测信号的当前采样值，以及纯组合逻辑管脚控制电路的选择信号；纯组合逻辑管脚控制电路用于译码调试使能信号和I2C寄存器组的选择信号，并控制是否复用芯片输出管脚输出待观测信号，以及切换不同的待观测信号输出到有限的芯片管脚上。本发明专利技术利用已有成熟的I2C协议，用最少的逻辑且无需额外的时序约束，即可实现调试逻辑。辑。辑。

【技术实现步骤摘要】
一种扩展I2C管脚的调试电路


[0001]本专利技术涉及芯片调试
，特别涉及一种扩展I2C管脚的调试电路。

技术介绍

[0002]在芯片测试中，芯片测试的目的是要尽快确定芯片是否以较高的稳定性正常工作。现在芯片设计团队普遍认识到，这需要在芯片上添加DFT(可测试设计)电路。
[0003]在芯片调试中，芯片调试的目的并不只是简单地确定芯片出现了故障，而是要找出故障的原因。这种检查并不限于在测试台上的几秒钟，可能要持续数周时间。它并不是自动进行的，而是需要芯片设计团队在芯片的设计过程中，就考虑到后期芯片调试可能遇到的问题，进而利用有限的芯片管脚，尽最大可能控制和观测芯片内部的信号。
[0004]数字芯片设计领域基本采用同步时钟设计，大部分数字电路都是基于时钟来驱动，如果时钟出现问题，比如芯片内部振荡器无法起振，时钟抖动过大，时钟频率严重超出或低于设计指标时，将导致数字电路无法正常工作和调试。为了确保即便时钟出现问题，芯片依然能够调试，通常需要芯片设计工程师提前在芯片内部做好调试电路，通过复用芯片管脚的方式，接入外部时钟，并将内本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种扩展I2C管脚的调试电路，其特征在于，包括：调试使能电路、时钟控制电路、振荡器、I2C控制电路、I2C寄存器组、纯组合逻辑管脚控制电路；所述调试使能电路用于产生调试使能信号；所述调试使能电路连接管脚IO_SCL、IO_SDA、IO_RESETb、IO_IOA、IO_IOB，管脚IO_RESETb用于在外部复位芯片；所述时钟控制电路用于根据所述调试使能信号选择内部振荡器的时钟输出或者芯片管脚外部输入时钟；所述I2C控制电路用于解析I2C协议，并读写所述I2C寄存器组；所述I2C寄存器组用于存储待观测信号的当前采样值，以及所述纯组合逻辑管脚控制电路的选择信号；所述纯组合逻辑管脚控制电路用于译码所述调试使能信号和I2C寄存器组的选择信号，并控制是否复用芯片输出管脚输出待观测信号，以及切换不同的待观测信号输出到有限的芯片管脚上。2.如权利要求1所述的扩展I2C管脚的调试电路，其特征在于，所述调试使能电路包括DFF1和MUX1，DFF1的resetb端接MUX1，管脚IO_RESETb为DFF1的时钟，用于在管脚IO_RESETb的上升沿时刻判定当前是否为调试使能，所述MUX1用于在确定调试使能为真后，释放IO_SDA继续用于I2C协议解析。3.如权利要求2所述的扩展I2C管脚的调试电路，其特征在于，所述调试使能电路还包括DFF2，DFF2的resetb端接管脚IO_RESETb，使DFF2上电有一个正确的初始值，DFF2靠IO_SCL的上升沿锁存DFF1的Q值。4.如权利要求2所述的扩展I2C管脚的调试电路，其特征在于，判定调试使能为真的逻辑是(IO_SCL为0)且(IO_A为1)且(IO_B为0)且(IO_SDA为0)；其中，(IO_SCL为0)且(IO_A为1)且(IO_B为...

【专利技术属性】
技术研发人员：卓越，张桂勇，贾邦田，
申请(专利权)人：江苏科大亨芯半导体技术有限公司，
类型：发明
国别省市：