用于窄间隙隔离区的自对准沟槽填充制造技术

技术编号:3168981 阅读:164 留言:0更新日期:2012-04-11 18:40
使用自对准沟槽填充来隔离高密度集成电路中的装置。于装置之间的衬底中形成深、窄沟槽隔离区。所述沟槽区包含两个沟槽部分。用沉积电介质填充定位于第二沟槽部分上的第一沟槽部分。用生长电介质填充所述第二沟槽部分。通过生长介电材料来填充所述下部沟槽部分实现了介电材料在所述下部部分内的均匀分布。通过沉积介电材料来填充所述上部沟槽部分实现了材料在所述上部部分中的均匀分布,同时(例如)还防止所述电介质侵入装置沟道区中。可通过在蚀刻形成于所述装置的所述衬底上的一个或一个以上层之后或作为所述蚀刻的一部分蚀刻所述衬底以形成所述沟槽区来制造装置。这可确保在沟槽隔离区之间的装置的栅极与沟道区的对准。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例针对于例如非易失性存储器的高密度半导体装置,以及用于隔离高 密度半导体装置中的组件的系统和方法。
技术介绍
通过电连接共享共同衬底的多个隔离装置来建构集成电路。当在共同衬底上或在共 同衬底中形成多个装置时,必须使用隔离技术来隔离单独装置。随着集成电路的密度持 续增加,可用于隔离装置的空间趋于减小。随着装置尺寸的减小,装置间的寄生电流和 电荷可能更成为问题,从而使隔离技术成为集成电路制造的关键部分。举例来说,在例如快闪存储器的非易失性半导体存储器装置中,由共同衬底建构许 多单独的存储元件以形成存储器阵列。必须使用隔离技术使这些单独的存储元件彼此隔 离。在快闪存储器系统的一个实例中,使用NAND结构。NAND结构包含串联排列的、 夹在两个选择栅极之间的多个晶体管,所述串联的晶体管和所述选择栅极被称作NAND 串。通常在装置制造过程期间使用隔离技术来提供共享共同衬底的相邻NAND串之间的 电隔离。存在许多技术用于隔离NAND快闪存储器中的装置和其它类型的半导体装置。在硅的局部氧化(LOCOS)技术中,在衬底的表面上生长或沉积氧化物,随后在所述氧化物 层上沉积氮化物层。在本文档来自技高网...

【技术保护点】
一种制造集成电路的方法,其包括: 在衬底中在形成于所述衬底上的一层的第一部分与形成于所述衬底上的所述层的第二部分之间形成沟槽隔离区,所述形成包含在所述衬底中在所述层的所述第一与第二部分之间形成第一沟槽部分,以及在所述衬底中在所述层的所述第一与第二部分之间形成第二沟槽部分,在形成所述沟槽隔离区之前形成所述层的所述第一和第二部分; 沉积第一介电材料以至少部分地填充所述第一沟槽部分;以及 生长第二介电材料以至少部分地填充所述第二沟槽部分。

【技术特征摘要】
【国外来华专利技术】US 2005-10-14 11/251,400;US 2005-10-14 11/251,3861.一种制造集成电路的方法,其包括在衬底中在形成于所述衬底上的一层的第一部分与形成于所述衬底上的所述层的第二部分之间形成沟槽隔离区,所述形成包含在所述衬底中在所述层的所述第一与第二部分之间形成第一沟槽部分,以及在所述衬底中在所述层的所述第一与第二部分之间形成第二沟槽部分,在形成所述沟槽隔离区之前形成所述层的所述第一和第二部分;沉积第一介电材料以至少部分地填充所述第一沟槽部分;以及生长第二介电材料以至少部分地填充所述第二沟槽部分。2. 根据权利要求1所述的方法,其中在形成所述第一沟槽部分之后形成所述第二沟槽部分; 所述第一沟槽部分包含第一侧壁、第二侧壁和底部;且 所述方法进一步包括,在形成所述第二沟槽部分之前 在所述第一侧壁上形成第一侧壁隔片,以及在所述第二侧壁上形成第二侧壁隔片;形成所述第二沟槽部分包含在所述第一沟槽部分的所述底部在所述第一侧壁隔 片与所述第二侧壁隔片之间蚀刻所述衬底,以在所述第一沟槽部分下方形成所述第 二沟槽部分。3. 根据权利要求2所述的方法,其进一步包括,在形成所述沟槽隔离区之前-通过在所述衬底上形成所述层且蚀刻所述层以形成所述第一和第二部分而形成 所述衬底上的所述层的所述第一和第二部分。4. 根据权利要求3所述的方法,其进一步包括在所述层的所述第一部分的侧壁上形成第三f 在所述层的所述第二部分的侧壁上形成第四f 其中形成所述第一沟槽部分包含在所述第三 蚀刻所述衬底以形成所述第一沟槽部分。则壁隔片;以及 则壁隔片;且侧壁隔片与所述第四侧壁隔片之间5. 根据权利要求4所述的方法,其中所述形成所述第一侧壁隔片包含在所述第一侧壁和所述第三侧壁隔片上形成所 述第一侧壁隔片;以及所述形成所述第二侧壁隔片包含在所述第二侧壁和所述第四侧壁隔片上形成所 述第二侧壁隔片。6. 根据权利要求4所述的方法,其进一步包括在形成所述层的所述第一和第二部分之前在所述衬底上形成介电层,在所述介电 层上形成所述层的所述第一和第二部分;以及蚀刻所述层的所述第一与第二部分之间的所述介电层。7. 根据权利要求6所述的方法,其中在形成所述第三侧壁隔片和所述第四侧壁隔片之 前执行蚀刻所述介电层。8. 根据权利要求4所述的方法,其中蚀刻所述层的所述第一与第二部分之间的所述介电层包括蚀刻所述第三侧壁隔 片与所述第四侧壁隔片之间的所述介电层。9. 根据权利要求2所述的方法,其进一步包括在生长所述第二介电材料以至少部分地填充所述第二沟槽部分之后且在沉积所 述第一介电材料以至少部分地填充所述第一沟槽部分之前,去除所述第一侧壁隔片 和第二侧壁隔片。10. 根据权利要求1所述的方法,其中生长所述第二介电材料包括通过热氧化来生长所述第二介电材料。11. 根据权利要求1所述的方法,其中沉积所述第一介电材料包括通过化学气相沉积来 沉积所述第一介电材料。12. 根据权利要求1所述的方法,其中所述层的所述第一和第二部分是第一和第二电荷 存储区,所述方法进一步包括 在沉积所述第一介电材料之后在所述第一和第二电荷存储区上形成介电层; 在所述介电层上形成导电层;再分所述导电层以形成用于第一 NAND串的多个非易失性存储元件和第二 NAND串的多个非易失性存储元件的控制栅极;再分所述第一电荷存储区以形成用于所述第一 NAND串的所述多个非易失性存 储元件的单独电荷存储区;以及再分所述第二电荷存储区以形成用于所述第二 NAND串的所述多个非易失性存 储元件的单独电荷存储区。13. 根据权利要求12所述的方法,其中在所述第一和第二电荷存储区上形成所述介电 层包括研磨所述第一介电材料以在所述第一和第二电荷存储区上形成所述介电层。14. 根据权利要求1所述的方法,其中所述层的所述第一和第二部分是导电浮动栅极区。15. 根据权利要求1所述的方法,其中所述层的所述第一和第二部分是介电电荷存储区。16. 根据权利要求1所述的方法,其中所述层是特制介电层。17. 根据权利要求1所述的方法,其中所述层的所述第一部分是第一MOS晶体管的栅极区;且 所...

【专利技术属性】
技术研发人员:杰克H元
申请(专利权)人:桑迪士克股份有限公司
类型:发明
国别省市:US[美国]

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