金属线之间的自对准沟槽的集成制造技术

本发明专利技术提供了一种形成气腔以克服ＩＣ通路未对准问题的改进方法。在集成电路的金属线（２２）之间形成气腔沟槽的该方法，包括以下步骤：局部去除（４２）沉积在半导体互连结构表面的路径间电介质层，以控制半导体互连表面的金属线的上表面和路径间电介质的表面之间的高度；在互连表面上沉积（４４）电介质衬垫；去除（４６）互连表面上的至少部分电介质衬垫；连续重复（４８）电介质衬垫的沉积和互连表面上的电介质衬垫的去除，以使互连表面足以被用于形成多个气腔沟槽的剩余的电介质衬垫所保护；以及通过对路径间电介质材料进行蚀刻，在金属线之间形成（５０）至少一个气腔沟槽。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路的制造，尤其涉及金属互连线之间的自对准 沟槽的集成。
技术介绍
例如IC (集成电路)的半导体装置具有集成地制造在半导体材料 的单体上的电子电路元件，例如晶体管、二极管和电阻器。各种电路元件通过传导性连接器相连，以形成可包含数百万个单独的电路元件的完整电路。半导体材料和处理技术的发展已减小了 IC电路元件的整 体尺寸，并同时增加了单体上的IC电路元件的数量。对于改进的IC性能和降低费用而言，其它的小型化也是高度期望的。因此，在IC任何给定的平面上，金属线之间的间隔变得越来越小， 现在已发展至亚微米级别。通过减小IC中的传导部件之间的间隔，增加了电容耦合。电容耦合的这种增加导致更大的串扰、更高的电容损耗以及增大的RC时间常量。为了减少电容耦合，提出了低介电常数(低k)材料的新的开发 和实现，以替换插入在给定层上的金属线之间和各层之间的传统介电 材料。典型地，传统的电子绝缘体的介电常数在3.5至4.2的范围内。 例如，二氧化硅(Si02)的介电常数为4.2，高聚物的介电常数在2.5 至3.0的范围内。绝缘材料具有较低介电常数是已知的，但这些材料 已与例如处理、费用和不稳定性的问题相关联。因此，在后段制程(BEOL)处理中，非常重要的变化包括了用例 如空气间隙的超低k电介质替换低k电介质，这是因为空气间隙具有 任何材料中最低的k值(k值约为1.0)。可能的最低介电常数为真空 的介电常数l.O,而空气的介电常数为1.001。认识到了空气的低介电 常数，则尝试制造在金属引线之间具有空气间隙的半导体装置，以减小导电部件之间的电容耦合。已使用的空气间隙形成技术具有不同程 度的复杂性和限制。具有几种用于在半导体装置中形成空气间隙或空气区域的技术。典型地，用于利用非共形CVD (化学气相沉积)形成空气间隙的集成方案是已知的。值得注意地，如图l所示，例如当在通路蚀刻工艺之 前形成气腔时，如果在形成腔穿透之前通路未对准太宽，或通路蚀刻 并未由特定材料停止(蚀刻选择性)，则腔保持打开(例如，图1所示 的开口 1)。然后，在下一个集成步骤中一些金属材料将沉积至如此打 开的腔的内部，这对于互连可靠性而言是严重的问题。此外，参照图2，为了利用非共形CVD工艺在空气间隙形成期间 克服通路未对准问题，传统的技术提出局部地扩大线宽度2，以控制 通路平台。然而，这种方案会有损IC装置的密度和性能。此外，为了避免通路未对准的问题，例如，提出了使用额外的光 刻步骤。这种特定的方案如图3所示，然而，尽管利用这种方法可减 轻通路未对准的问题，但是，其会使一些电介质衬垫3保持在金属平 面的互连堆的顶部，从而降低互连性能。另外还关心的是，沟槽必须 比金属材料窄，并且必须考虑到金属与金属的未对准。这一问题使得 该方法非常昂贵和复杂，这是因为在制造每个金属层时必须重复光刻 步骤。因此，考虑到这些问题， 一直需要开发一种新的改进方法，其可 实现金属线间的自对准沟槽的集成并解决上述问题。特别地，期望同 时确保更大的通路平台，以克服通路未对准的问题，而并不降低金属 层内的耦合电容。
技术实现思路
简而言之，本专利技术的一个目的在于提供一种在集成电路的金属线 之间形成多个气腔沟槽的方法。该方法包括局部去除沉积在半导体 互连结构表面上的路径间电介质层，以控制所述半导体互连结构表面 的金属线的上表面和所述路径间电介质层的表面之间的高度；利用共 形沉积工艺，在所述半导体互连结构表面上沉积电介质衬垫(或间隔物)；利用定向(即，非各向同性)蚀刻工艺去除所述半导体互连结构 表面上的至少部分所述电介质衬垫；如果需要的话，连续重复所述电 介质衬垫的沉积步骤和所述半导体互连结构表面上的至少部分所述电 介质衬垫的去除步骤，并根据需要重复多次，以使所述互连结构表面 上剩余的电介质衬垫达到期望的宽度；以及通过利用所述互连结构表 面上的剩余的电介质衬垫作为蚀刻掩膜选择性地对所述路径间电介质 材料进行蚀刻，从而在所述金属线之间形成至少 一个气腔沟槽。具体地，该方法的其它特征在从属权利要求中进一步列出。在本 专利技术的实施方案中，还可包括以下特征中的一个或多个。可通过利用化学气相沉积(CVD)技术或等离子体增前化学气相 沉积(PECVD)技术实现电介质衬垫的沉积。此外，去除互连结构表 面上的至少部分电介质衬垫可包括利用反应离子蚀刻(RIE)技术对 电介质衬垫进行蚀刻。使用这些技术的工具是容易得到的。在某些实施方案中，该方法还包括在之后的形成通路的过程中，路平台的平台垫，从而确保更大的通路平台。作为另一个特征，金属线包括自对准势垒，以避免金属扩散到周 围材料中。作为另一个特征，局部去除沉积在互连结构表面上的路径间电介 质层、以控制a.m.高度的步骤可基于金属线之间的气腔沟槽的期望宽 度而实现。也就是说，被去除的电介质的量依赖于期望宽度。此外，该方法还可包括在去除至少部分电介质村垫的步骤之前， 控制沉积在互连结构表面上的电介质衬垫的高度。该控制步骤也可基 于金属线之间的气腔沟槽的期望宽度而实现。IC中形成通路的蚀刻终止层。根据本专利技术的另一方面，提供了一种半导体装置包括半导体衬 底；在所述半导体衬底上形成的路径间电介质层；在所述半导体衬底 上形成的金属线；以及在所述金属线之间形成的至少一个气腔；其中， 所述半导体装置进一步包括沉积在所述半导体互连结构表面上的电介质衬垫，以用于将所述气腔沟槽和所述金属线隔开。具体地，该半导体装置的其它特征在从属权利要求中进一步列出， 在本专利技术的实施方案中，可包括以下特征中的一个或多个。在互连结垫。作为另一个特征，金属线可由扩散势垒层包围而与路径间电介质 材料隔开。作为再一个特征，金属线可包括自对准势垒。 实施方案可具有以下一个或多个有益效果。该方法利用自对准处理优化了气腔的制造，该自对准处理能实现 优良的耦合电容性能，例如气腔宽度控制和通路未对准。此外，本方 法还无需执行利用具有相关光刻步骤的电介质衬垫的附加步骤，该步 骤昂贵且费时。此外，本专利技术的方法和装置允许控制通路蚀刻，这是因为剩余的 电介质作为蚀刻终止层使用，这在高速互连中的产率方面是非常重要 的。根据下面的说明书、附图中描述的实施方案以及权利要求，本发 明的以上和其它特征将显而易见。附图说明图1是半导体互连结构的示意性剖视图，其示出了连接于气腔的通^各开口 ；图2是具有扩大的金属线宽度的半导体互连结构的示意性剖视图3是执行附加的光刻步骤的半导体互连结构的示意性剖视图4是半导体互连结构的示意性剖视图，其尤其示出了金属线与 电介质的连接区域；图5A至5C是半导体互连结构的示意性剖视图，其示出了根据本 专利技术实施方案的三种不同的电介质衬垫沉积情况；图6A至6I是半导体互连结构的示意性剖视图，其示出了根据本 专利技术实施方案的方法的具体实施例的步骤；图7A至7G是半导体互连结构的示意性剖视图，其示出了根据本专利技术实施方案的方法的实施例的几个步骤；图8A至8G是半导体互连结构的示意性剖视图，其示出了根据本 专利技术实施方案的方法的另 一 个具体实施例的几个步骤；图9A至9H是半导体互连结构的示意性剖视图，其示出了根据本 专利技术另一方面的方法的实施例的几个步骤；以及图10是示出了根据本专利技术实施方案的方法的步骤的本文档来自技高网...

【技术保护点】
一种在集成电路的金属线（２２）之间形成多个气腔沟槽的方法，包括：　局部去除（４２）沉积在半导体互连结构表面上的路径间电介质层，以控制所述半导体互连结构表面的金属线的上表面和所述路径间电介质层的表面之间的高度；　利用共形沉积工艺，在所述半导体互连结构表面上沉积（４４）电介质衬垫；　利用定向蚀刻工艺去除（４６）所述半导体互连结构表面上的至少部分所述电介质衬垫；　如果需要的话，连续重复（４８）所述电介质衬垫的沉积步骤和所述半导体互连结构表面上的至少部分所述电介质衬垫的去除步骤，并根据需要重复多次，以使所述互连结构表面上剩余的电介质衬垫达到期望的宽度；以及　通过利用所述互连结构表面上的剩余的电介质衬垫作为蚀刻掩膜选择性地对所述路径间电介质材料进行蚀刻，从而在所述金属线之间形成（５０）至少一个气腔沟槽。

【技术特征摘要】
【国外来华专利技术】EP 2006-1-18 06290125.11.一种在集成电路的金属线(22)之间形成多个气腔沟槽的方法，包括:局部去除(42)沉积在半导体互连结构表面上的路径间电介质层，以控制所述半导体互连结构表面的金属线的上表面和所述路径间电介质层的表面之间的高度；利用共形沉积工艺，在所述半导体互连结构表面上沉积(44)电介质衬垫；利用定向蚀刻工艺去除(46)所述半导体互连结构表面上的至少部分所述电介质衬垫；如果需要的话，连续重复(48)所述电介质衬垫的沉积步骤和所述半导体互连结构表面上的至少部分所述电介质衬垫的去除步骤，并根据需要重复多次，以使所述互连结构表面上剩余的电介质衬垫达到期望的宽度；以及通过利用所述互连结构表面上的剩余的电介质衬垫作为蚀刻掩膜选择性地对所述路径间电介质材料进行蚀刻，从而在所述金属线之间形成(50)至少一个气腔沟槽。2. 如权利要求l所述的方法，其中沉积所述电介质衬垫的步骤包 括利用化学气相沉积工具或等离子体增强化学气相沉积工具沉积所述 电介质衬垫。3. 如权利要求1或2所述的方法，其中去除所述半导体互连结构 表面上的至少部分所述电介质衬垫的步骤包括利用反应离子蚀刻技术 对所述电介质衬垫进行蚀刻。4. 如前述任一项权利要求所述的方法，包括在之后的形成通^各的 线上的通路平台的平台垫。5. 如前述任一项权利要求所述的方法，其中所述金属线包括自对 准势垒。6. 如前述任一项权利要求所述的方法，...

【专利技术属性】
技术研发人员：华金托雷斯，洛朗乔治戈塞，
申请(专利权)人：皇家飞利浦电子股份有限公司，
类型：发明
国别省市：NL[荷兰]