一种阵列基板及显示面板制造技术

本实用新型专利技术提供了一种阵列基板及显示面板，涉及显示技术领域。阵列基板包括：多个像素单元组；每个像素单元组包括多个沿列方向分布的像素单元，每个像素单元包括沿行方向分布的第一子像素、第二子像素和第三子像素；沿列方向延伸的多条数据线；位于同一列的子像素与同一条数据线连接；多个第一控制模块；在每个像素单元组中，同一列第一子像素、同一列第二子像素相连的数据线均与同一个第一控制模块连接；多条第一驱动线和多条第二驱动线，每个第一控制模块与一条第一驱动线连接，同一列第三子像素相连的数据线与一条第二驱动线连接。本实用新型专利技术的阵列基板能够降低驱动线占据的空间，便于电路的设计。便于电路的设计。便于电路的设计。

【技术实现步骤摘要】
一种阵列基板及显示面板


[0001]本技术涉及显示
，尤其涉及一种阵列基板及显示面板。

技术介绍

[0002]随着显示技术的快速发展，高分辨率显示产品引起人们广泛的关注。对于高分辨率显示产品而言，随着分辨率的增高，显示产品中设置的驱动线数量也随之增多；过多的驱动线占据高分辨率显示产品的背板电路中较多的空间，不利于电路的设计。
[0003]目前，亟需提供一种新的阵列基板，以解决上述问题。

技术实现思路

[0004]本技术的实施例提供了一种阵列基板及显示面板，该阵列基板能够降低驱动线占据的空间，便于电路的设计。
[0005]为达到上述目的，本技术的实施例采用如下技术方案：
[0006]一方面，提供了一种阵列基板，包括：
[0007]多个像素单元组；每个所述像素单元组包括多个沿列方向分布的像素单元，每个所述像素单元包括沿行方向分布的第一子像素、第二子像素和第三子像素；
[0008]沿列方向延伸的多条数据线；位于同一列的子像素与同一条所述数据线连接；
[0009]多个第一控制模块；在每个所述像素单元组中，同一列所述第一子像素以及同一列所述第二子像素相连的所述数据线均与同一个所述第一控制模块连接；
[0010]多条第一驱动线和多条第二驱动线，每个所述第一控制模块与一条所述第一驱动线连接，同一列所述第三子像素相连的所述数据线与一条所述第二驱动线连接。
[0011]可选的，所述阵列基板还包括第一控制线和第二控制线；每个所述第一控制模块包括第一开关单元和第二开关单元；所述第一开关单元的控制端与所述第一控制线连接，所述第一开关单元的输入端与所述第一驱动线连接，所述第一开关单元的输出端与同一列所述第一子像素相连的所述数据线连接；所述第二开关单元的控制端与所述第二控制线连接，所述第二开关单元的输入端与所述第一驱动线连接，所述第二开关单元的输出端与同一列所述第二子像素相连的所述数据线连接。
[0012]可选的，所述第一开关单元包括第一晶体管，所述第二开关单元包括第二晶体管；
[0013]所述第一晶体管的栅极与所述第一控制线连接，所述第一晶体管的第一极与所述第一驱动线连接，所述第一晶体管的第二极与同一列所述第一子像素相连的所述数据线连接；
[0014]所述第二晶体管的栅极与所述第二控制线连接，所述第二晶体管的第一极与所述第一驱动线连接，所述第二晶体管的第二极与同一列所述第二子像素相连的所述数据线连接。
[0015]可选的，在每个所述像素单元组中，同一列所述第三子像素相连的所述数据线与所述第二驱动线直接连接。
[0016]可选的，所述阵列基板还包括多个第二控制模块，在每个所述像素单元组中，同一列所述第三子像素相连的所述数据线通过一个所述第二控制模块与所述第二驱动线连接。
[0017]可选的，所述第二控制模块包括第三开关单元，所述第三开关单元包括第三晶体管，所述第三晶体管的第一极与所述第二驱动线连接，所述第三晶体管的第二极与同一列所述第三子像素相连的所述数据线连接。
[0018]可选的，所述阵列基板还包括第一控制线和第二控制线；所述第三晶体管的栅极与所述第一控制线或所述第二控制线连接。
[0019]可选的，所述阵列基板还包括沿行方向延伸的多条扫描线，所述扫描线与所述数据线相交且绝缘，位于同一行的子像素与同一条所述扫描线连接；
[0020]所述扫描线输入的扫描信号的作用时域与所述第一控制线输入的第一控制信号的作用时域互不交叠，所述扫描信号的作用时域与所述第二控制线输入的第二控制信号的作用时域交叠，所述第二控制信号的作用时长大于所述第一控制信号的作用时长。
[0021]可选的，所述第二控制信号的作用开始时间早于所述扫描信号的作用开始时间，所述第二控制信号的作用结束时间早于所述扫描信号的作用结束时间。
[0022]可选的，所述阵列基板包括显示区和非显示区，所述像素单元组和所述数据线位于所述显示区，所述第一驱动线、所述第二驱动线和所述第一控制模块位于所述非显示区。
[0023]另一方面，提供了一种显示面板，包括如上所述的阵列基板。
[0024]本技术的实施例提供了一种阵列基板及显示面板，该阵列基板包括多个像素单元组；每个像素单元组包括多个沿列方向分布的像素单元，每个像素单元包括沿行方向分布的第一子像素、第二子像素和第三子像素；沿列方向延伸的多条数据线；位于同一列的子像素与同一条数据线连接；多个第一控制模块；在每个像素单元组中，同一列第一子像素以及同一列第二子像素相连的数据线均与同一个第一控制模块连接；多条第一驱动线和多条第二驱动线，每个第一控制模块与一条第一驱动线连接，同一列第三子像素相连的数据线与一条第二驱动线连接。
[0025]在本技术的实施例提供的阵列基板中，通过将同一列第一子像素以及同一列第二子像素相连的数据线均与同一个第一控制模块连接，每个第一控制模块与一条第一驱动线连接，能够减少1/3的驱动线数量，从而降低驱动线在阵列基板上占据的空间，便于阵列基板上电路的设计。另外，由于每个像素单元组中，各第一子像素的电路连接方式相同、各第二子像素的电路连接方式相同、各第三子像素的电路连接方式也相同，从而使相同颜色子像素的充电过程和充电率也相同，进而避免了相邻两列像素单元组中各相同颜色子像素由于充电率差异导致的显示不均问题，提高了显示效果。
附图说明
[0026]为了更清楚地说明本技术实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0027]图1为本技术实施例提供的一种相关技术中像素单元的各子像素的排布示意图；
[0028]图2为本技术实施例提供的一种相关技术中阵列基板的结构示意图；
[0029]图3为图2中阵列基板的驱动时序信号示意图；
[0030]图4为图2中阵列基板的各子像素的控制情况示意图；
[0031]图5为本技术实施例提供的一种阵列基板的结构示意图；
[0032]图6为图5中阵列基板的驱动时序信号示意图；
[0033]图7为图5中阵列基板的各子像素的控制情况示意图；
[0034]图8为本技术实施例提供的另一种阵列基板的结构示意图；
[0035]图9为图8中阵列基板的驱动时序信号示意图；
[0036]图10为图8中阵列基板的各子像素的控制情况示意图；
[0037]图11为本技术实施例提供的又一种阵列基板的结构示意图；
[0038]图12为图11中阵列基板的驱动时序信号示意图；
[0039]图13为图11中阵列基板的各子像素的控制情况示意图。
具体实施方式
[0040]下面将结合本技术实施例中的附图，对本技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：多个像素单元组；每个所述像素单元组包括多个沿列方向分布的像素单元，每个所述像素单元包括沿行方向分布的第一子像素、第二子像素和第三子像素；沿列方向延伸的多条数据线；位于同一列的子像素与同一条所述数据线连接；多个第一控制模块；在每个所述像素单元组中，同一列所述第一子像素以及同一列所述第二子像素相连的所述数据线均与同一个所述第一控制模块连接；多条第一驱动线和多条第二驱动线，每个所述第一控制模块与一条所述第一驱动线连接，同一列所述第三子像素相连的所述数据线与一条所述第二驱动线连接。2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括第一控制线和第二控制线；每个所述第一控制模块包括第一开关单元和第二开关单元；所述第一开关单元的控制端与所述第一控制线连接，所述第一开关单元的输入端与所述第一驱动线连接，所述第一开关单元的输出端与同一列所述第一子像素相连的所述数据线连接；所述第二开关单元的控制端与所述第二控制线连接，所述第二开关单元的输入端与所述第一驱动线连接，所述第二开关单元的输出端与同一列所述第二子像素相连的所述数据线连接。3.根据权利要求2所述的阵列基板，其特征在于，所述第一开关单元包括第一晶体管，所述第二开关单元包括第二晶体管；所述第一晶体管的栅极与所述第一控制线连接，所述第一晶体管的第一极与所述第一驱动线连接，所述第一晶体管的第二极与同一列所述第一子像素相连的所述数据线连接；所述第二晶体管的栅极与所述第二控制线连接，所述第二晶体管的第一极与所述第一驱动线连接，所述第二晶体管的第二极与同一列所述第二子像素相连的所述数据线连接。...

【专利技术属性】
技术研发人员：汪杨鹏，王旭聪，单冬晓，
申请(专利权)人：京东方科技集团股份有限公司，
类型：新型
国别省市：