SRAM存储单元制造技术

本发明专利技术公开了一种SRAM存储单元，包括：由第一施密特反相器和第二施密特反相器组成的一对施密特反相器。第一施密特反相器的输入端连接第二施密特反相器的输出端，第一施密特反相器的输出端连接第二施密特反相器的输入端。利用施密特反相器所具有的迟滞效应提高SRAM存储单元的噪声容限。本发明专利技术能提高噪声容限。本发明专利技术能提高噪声容限。本发明专利技术能提高噪声容限。

【技术实现步骤摘要】
SRAM存储单元


[0001]本专利技术涉及一种半导体集成电路，特别是涉及一种SRAM存储单元。

技术介绍

[0002]集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是工艺的变化，对电路性能的影响。
[0003]现有6管即6T型SRAM存储单元的噪声容限不够大，需要更大的噪声容限的存储单元。
[0004]如图1所示，是现有6T型SRAM存储单元的电路图，现有6T型SRAM存储单元包括有由NMOS管N101和PMOS管P101形成的CMOS电路以及由NMOS管N102和PMOS管P102形成的CMOS电路输入输出交替连接形成的互锁结构，还包括传输管，传输管分别为NMOS管N103和N104。图1中，节点Q通过NMOS管N103连接到位线BL，节点QN通过NMOS管N104连接到位线BLB；NMOS管N103和N104的栅极都连接字线WL。
[0005]如图2所示，是现有堆栈(Stack)型SRAM存储单元的电路图；两个输入输出互锁连接的电路分别为由NMOS管N101、N102和PMOS管P101和P102连接形成的第一堆栈反相器以及由NMOS管N103、N104和PMOS管P103和P104连接形成的第二堆栈反相器。还包括传输管，传输管分别为NMOS管N105和N106。图1中，节点Q通过NMOS管N105连接到位线BL，节点QN通过NMOS管N106连接到位线BLB；NMOS管N105和N106的栅极都连接字线WL。

技术实现思路

[0006]本专利技术所要解决的技术问题是提供一种SRAM存储单元，能提高噪声容限。
[0007]为解决上述技术问题，本专利技术提供的SRAM存储单元，包括：由第一施密特(Schmitt)反相器和第二施密特反相器组成的一对施密特反相器。
[0008]所述第一施密特反相器的输入端连接所述第二施密特反相器的输出端，所述第一施密特反相器的输出端连接所述第二施密特反相器的输入端。
[0009]利用所述施密特反相器所具有的迟滞效应提高SRAM存储单元的噪声容限。
[0010]进一步的改进是，所述第一施密特反相器包括：第一堆栈反相器连接以及第一迟滞电路。
[0011]所述第一迟滞电路包括第一下拉迟滞路径和第一上拉迟滞路径。
[0012]所述第一堆栈反相器由第一上拉堆栈路径和第一下拉堆栈路径连接而成，所述第一上拉堆栈路径由多个PMOS管串联而成，所述第一下拉堆栈路径由多个NMOS管串联而成，所述第一上拉堆栈路径的各PMOS管的栅极以及所述第一下拉堆栈路径的各NMOS管的栅极都连接在一起并作为所述第一施密特反相器的输入端。
[0013]所述第一上拉堆栈路径和所述第一下拉堆栈路径的连接处形成所述第一施密特反相器的输出端。
[0014]所述第一下拉迟滞路径由一个以上的PMOS管串联而成，所述第一上拉迟滞路径由
一个以上的NMOS管串联而成。
[0015]所述第一下拉迟滞路径的PMOS管的栅极和所述第一上拉迟滞路径的NMOS管的栅极都连接所述第一施密特反相器的输出端。
[0016]所述第一下拉迟滞路径串联在所述第一上拉堆栈路径的各PMOS管之间的一个连接节点和地之间。
[0017]所述第一上拉迟滞路径串联在所述第一下拉堆栈路径的各NMOS管之间的一个连接节点和电源电压之间。
[0018]进一步的改进是，所述第一上拉堆栈路径由两个PMOS管串联。
[0019]进一步的改进是，所述第一下拉堆栈路径由两个NMOS管串联。
[0020]进一步的改进是，所述第一下拉迟滞路径由一个PMOS管组成。
[0021]进一步的改进是，所述第一上拉迟滞路径由一个NMOS管组成。
[0022]进一步的改进是，所述第二施密特反相器包括：第二堆栈反相器连接以及第二迟滞电路。
[0023]所述第二迟滞电路包括第二下拉迟滞路径和第二上拉迟滞路径。
[0024]所述第二堆栈反相器由第二上拉堆栈路径和第二下拉堆栈路径连接而成，所述第二上拉堆栈路径由多个PMOS管串联而成，所述第二下拉堆栈路径由多个NMOS管串联而成，所述第二上拉堆栈路径的各PMOS管的栅极以及所述第二下拉堆栈路径的各NMOS管的栅极都连接在一起并作为所述第二施密特反相器的输入端。
[0025]所述第二上拉堆栈路径和所述第二下拉堆栈路径的连接处形成所述第二施密特反相器的输出端。
[0026]所述第二下拉迟滞路径由一个以上的PMOS管串联而成，所述第二上拉迟滞路径由一个以上的NMOS管串联而成。
[0027]所述第二下拉迟滞路径的PMOS管的栅极和所述第二上拉迟滞路径的NMOS管的栅极都连接所述第二施密特反相器的输出端。
[0028]所述第二下拉迟滞路径串联在所述第二上拉堆栈路径的各PMOS管之间的一个连接节点和地之间。
[0029]所述第二上拉迟滞路径串联在所述第二下拉堆栈路径的各NMOS管之间的一个连接节点和电源电压之间。
[0030]进一步的改进是，所述第二上拉堆栈路径由两个PMOS管串联。
[0031]进一步的改进是，所述第二下拉堆栈路径由两个NMOS管串联。
[0032]进一步的改进是，所述第二下拉迟滞路径由一个PMOS管组成。
[0033]进一步的改进是，所述第二上拉迟滞路径由一个NMOS管组成。
[0034]进一步的改进是，SRAM存储单元还包括一对传输管。
[0035]第一传输管连接在所述第一施密特反相器的输入端和第一位线之间。
[0036]第二传输管连接在所述第一施密特反相器的输出端和第二位线之间。
[0037]所述第一传输管的栅极和所述第二传输管的栅极都连接字线。
[0038]进一步的改进是，所述第一传输管由NMOS管组成，所述第二传输管由NMOS管组成。
[0039]进一步的改进是，所述第一传输管由PMOS管组成，所述第二传输管由PMOS管组成。
[0040]进一步的改进是，由多个SRAM存储单元排序形成SRAM存储阵列。
[0041]本专利技术的SRAM存储单元的互锁的两个反相器都采用施密特反相器，由于施密特反相器具有迟滞效应，这样利用施密特反相器的迟滞效应就能SRAM存储单元的输入端和输出端由0切换到1以及由1切换到0的难度，这样当SRAM存储单元的输入端或输出端出现噪声时，不容易实现翻转，故本专利技术能提高噪声容限，本专利技术对保持静态噪声容限(Hold Static Noise Margin，HSNM)、读静态噪声容限(Read Static Noise Margin，RSNM)和写容限(Write Margin，WM)都能提升。
附图说明
[0042]下面结合附图和具体实施方式对本专利技术作进一步详细的说明：
[0043]图1是现有6T型SRAM存储单元的电路图；
[0044]图2是现有堆栈型SRAM存储单元的电路图；
[0045本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SRAM存储单元，其特征在于，包括：由第一施密特反相器和第二施密特反相器组成的一对施密特反相器；所述第一施密特反相器的输入端连接所述第二施密特反相器的输出端，所述第一施密特反相器的输出端连接所述第二施密特反相器的输入端；利用所述施密特反相器所具有的迟滞效应提高SRAM存储单元的噪声容限。2.如权利要求1所述的SRAM存储单元，其特征在于，所述第一施密特反相器包括：第一堆栈反相器连接以及第一迟滞电路；所述第一迟滞电路包括第一下拉迟滞路径和第一上拉迟滞路径；所述第一堆栈反相器由第一上拉堆栈路径和第一下拉堆栈路径连接而成，所述第一上拉堆栈路径由多个PMOS管串联而成，所述第一下拉堆栈路径由多个NMOS管串联而成，所述第一上拉堆栈路径的各PMOS管的栅极以及所述第一下拉堆栈路径的各NMOS管的栅极都连接在一起并作为所述第一施密特反相器的输入端；所述第一上拉堆栈路径和所述第一下拉堆栈路径的连接处形成所述第一施密特反相器的输出端；所述第一下拉迟滞路径由一个以上的PMOS管串联而成，所述第一上拉迟滞路径由一个以上的NMOS管串联而成；所述第一下拉迟滞路径的PMOS管的栅极和所述第一上拉迟滞路径的NMOS管的栅极都连接所述第一施密特反相器的输出端；所述第一下拉迟滞路径串联在所述第一上拉堆栈路径的各PMOS管之间的一个连接节点和地之间；所述第一上拉迟滞路径串联在所述第一下拉堆栈路径的各NMOS管之间的一个连接节点和电源电压之间。3.如权利要求2所述的SRAM存储单元，其特征在于：所述第一上拉堆栈路径由两个PMOS管串联。4.如权利要求3所述的SRAM存储单元，其特征在于：所述第一下拉堆栈路径由两个NMOS管串联。5.如权利要求2所述的SRAM存储单元，其特征在于：所述第一下拉迟滞路径由一个PMOS管组成。6.如权利要求5所述的SRAM存储单元，其特征在于：所述第一上拉迟滞路径由一个NMOS管组成。7.如权利要求1或2所述的SRAM存储单元，其特征在于，所述第二施密特反相器包括：第二堆栈反相器连接以及第二迟滞电路；所述第二迟滞电路包括第二下拉迟滞路径和第二上拉迟滞路径；...

【专利技术属性】
技术研发人员：刘中阳，杨光华，潘炯，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：