包括延迟电路的高速触发器电路制造技术

提供了触发器。该触发器包括主锁存器和从锁存器。主锁存器包括延迟电路，该延迟电路被配置为接收时钟信号并生成第一内部信号，并且被配置为通过基于第一内部信号锁存数据信号来生成内部输出信号。从锁存器被配置为通过锁存内部输出信号来生成最终信号。延迟电路还被配置为当时钟信号具有第一逻辑电平时，通过将时钟信号延迟延迟时间来生成第一内部信号，并且当时钟信号具有第二逻辑电平时，基于数据信号生成第一内部信号。号生成第一内部信号。号生成第一内部信号。

【技术实现步骤摘要】
包括延迟电路的高速触发器电路
[0001]相关申请的交叉引用
[0002]本申请基于2020年6月24日在韩国知识产权局提交的第10
‑
2020
‑
0077384号和第10
‑
2020
‑
0077385号韩国专利申请、以及2021年1月7日提交的第10
‑
2021
‑
0002210号韩国专利申请，并且要求其优先权，这些申请的公开内容通过引用整体并入本文。


[0003]本公开涉及触发器电路，并且更特别地，涉及包括延迟电路的高速触发器电路。

技术介绍

[0004]随着半导体集成电路的高性能和高集成度，半导体集成电路中包括的触发器的数量正在增加。触发器用作数据存储元件，并且这些数据存储元件用于存储状态。触发器是能够存储和保持一比特信息的电子电路，并且是时序逻辑电路的基本元件。因为触发器可以响应于时钟信号的有效边沿来传输数据，所以用作指示半导体集成电路性能的度量的时钟信号的频率是重要的。

技术实现思路

[0005]本公开涉及包括延迟电路的高速触发器电路，并且提供了触发器电路，该触发器电路能够通过响应于第一内部信号锁存数据信号来增加时钟信号的频率。
[0006]根据本专利技术构思的方面，提供了触发器，包括：主锁存器，包括被配置为接收时钟信号并生成第一内部信号的延迟电路，并且主电路被配置为通过基于第一内部信号锁存数据信号来生成内部输出信号；以及从锁存器，被配置为通过锁存内部输出信号来生成最终信号，其中延迟电路还被配置为当时钟信号具有第一逻辑电平时，通过将时钟信号延迟延迟时间来生成第一内部信号，并且当时钟信号具有第二逻辑电平时，基于数据信号来生成第一内部信号。
[0007]根据本专利技术构思的另一方面，提供了触发器，包括：第一锁存器，被配置为接收数据信号和时钟信号并输出内部输出信号；以及第二锁存器，被配置为通过响应于时钟信号锁存内部输出信号来输出最终信号，其中第一锁存器包括延迟电路，该延迟电路被配置为通过将内部输出信号延迟延迟时间来生成第一内部信号。第一锁存器还被配置为通过响应于第一内部信号锁存数据信号来生成内部输出信号。
[0008]根据本专利技术构思的另一个方面，提供了触发器，该触发器包括：第一或
‑
与
‑
反相器(OR
‑
AND
‑
inverter，OAI)21逻辑电路，被配置为接收扫描输入信号、反相的扫描使能信号和反相的时钟信号并输出中间信号；第二OAI21逻辑电路，被配置为接收反相的内部输出信号、反相的时钟信号和中间信号，并输出第一内部信号；OAI31逻辑电路，被配置为接收第二内部信号、扫描使能信号、数据信号和第一内部信号，并输出内部输出信号；NOR2逻辑电路，被配置为接收反相的时钟信号和内部输出信号并输出第二内部信号；与
‑
或
‑
反相器(AND
‑
OR
‑
inverter，AOI)21逻辑电路，被配置为接收反相的信号、反相的时钟信号和第二内部信
号，并输出反相的最终信号；第一反相器，被配置为通过将反相的最终信号反相来输出反相的信号；以及第二反相器，被配置为通过将反相的最终信号反相来生成最终信号。
附图说明
[0009]从下面结合附图的详细描述中，将更清楚地理解本专利技术构思的实施例，附图中：
[0010]图1是根据本专利技术构思的示例实施例的触发器的框图；
[0011]图2是用于描述在正常操作模式和扫描测试模式下操作的集成电路的示意图；
[0012]图3是根据本专利技术构思的示例实施例的触发器的框图；
[0013]图4是根据本专利技术构思的示例实施例的延迟电路的电路图；
[0014]图5是根据本专利技术构思的示例实施例的与
‑
或
‑
反相器(AOI31)逻辑电路的电路图；
[0015]图6是根据本专利技术构思的示例实施例的第二AOI21逻辑电路的电路图；
[0016]图7A是根据本专利技术构思的示例实施例的AOI31逻辑电路的电路图；
[0017]图7B是根据本专利技术构思的示例实施例的AOI31逻辑电路的电路图；
[0018]图8是根据本专利技术构思的示例实施例的从锁存器的电路图；
[0019]图9A是根据本专利技术构思的示例实施例的触发器的电路图；
[0020]图9B是根据本专利技术构思的示例实施例的触发器的电路图；
[0021]图9C是根据本专利技术构思的示例实施例的触发器的电路图；
[0022]图10A是根据本专利技术构思的示例实施例的触发器的电路图；
[0023]图10B是根据本专利技术构思的示例实施例的触发器的电路图；
[0024]图10C是根据本专利技术构思的示例实施例的触发器的电路图；
[0025]图10D是根据本专利技术构思的示例实施例的触发器的电路图；
[0026]图10E是根据本专利技术构思的示例实施例的触发器的电路图；
[0027]图11是根据本专利技术构思的示例实施例的触发器的电路图；
[0028]图12A是根据本专利技术构思的示例实施例的触发器的电路图；
[0029]图12B是根据本专利技术构思的示例实施例的触发器的电路图；
[0030]图13A和13B是用于描述根据本专利技术构思的示例实施例的触发器的正常操作模式的电路图；
[0031]图14A和14B是用于描述根据本专利技术构思的示例实施例的触发器的正常操作模式的电路图；
[0032]图15是根据本专利技术构思的示例实施例的触发器的时序图；并且
[0033]图16是根据示例实施例的触发器的时序图。
具体实施方式
[0034]在下文中，将参考附图描述本公开的各种实施例。
[0035]图1是根据本专利技术构思的示例实施例的触发器(或触发器电路)10的框图。参考图1，根据本专利技术构思的示例实施例的触发器10可以是被配置为接收数据信号D或扫描输入信号SI和扫描使能信号SE并响应于时钟信号CK输出最终信号(或最终输出信号)Q的扫描触发器。
[0036]扫描使能信号SE可以根据扫描使能信号SE的逻辑电平指示第一操作模式或第二
操作模式。例如，当扫描使能信号SE具有第一逻辑电平(例如，逻辑低电平)时，扫描使能信号SE可以指示第一操作模式，并且当扫描使能信号SE具有第二逻辑电平(例如，逻辑高电平)时，扫描使能信号SE可以指示第二操作模式。这里，逻辑电平可以表示逻辑低电平(例如，
‘0’
)或逻辑高电平(例如，
‘1’
)。此外，逻辑电平可以意味着电压电平。例如，第一操作模式可以是传输数据的正常操作模式，并且第二操作模式可以是执行测试操作的扫描测试模式。然而，这仅仅是本专利技术构思的实施例，并且在一些实施例中，第一操作模式可以是扫描测试模式，并且第二操作模式可以是正常操作模式。...

【技术保护点】

【技术特征摘要】
1.一种触发器，包括：主锁存器，包括被配置为接收时钟信号并生成第一内部信号的延迟电路，并且所述主锁存器被配置为通过基于所述第一内部信号锁存数据信号来生成内部输出信号；和从锁存器，被配置为通过锁存所述内部输出信号来生成最终信号，其中所述延迟电路还被配置为：当所述时钟信号具有第一逻辑电平时，通过将所述时钟信号延迟延迟时间来生成所述第一内部信号，以及当所述时钟信号具有第二逻辑电平时，基于所述数据信号生成所述第一内部信号。2.根据权利要求1所述的触发器，其中所述从锁存器包括逻辑电路，所述逻辑电路被配置为：基于所述时钟信号生成第二内部信号，当所述时钟信号具有所述第一逻辑电平时，生成具有所述第二逻辑电平的第二内部信号，以及当所述时钟信号具有第二逻辑电平时，生成具有与所述数据信号相同的逻辑电平的第二内部信号。3.根据权利要求2所述的触发器，其中所述主锁存器被配置为：在所述时钟信号具有所述第一逻辑电平的时间段、以及在所述时钟信号转变到所述第二逻辑电平之后直到经过建立时间为止的时间段内，生成具有所述数据信号的逻辑电平的反相的逻辑电平的内部输出信号，并且在经过所述建立时间之后的时间段内，将所述内部输出信号的逻辑电平保持为基于经过所述建立时间之前接收的数据信号的逻辑电平确定的逻辑电平，并且其中所述建立时间小于所述延迟时间。4.根据权利要求3所述的触发器，其中所述从锁存器还被配置为：当所述时钟信号具有所述第一逻辑电平时，将所述最终信号的逻辑电平保持为在所述时钟信号转变到所述第一逻辑电平之前的所述最终信号的逻辑电平，以及当所述时钟信号具有所述第二逻辑电平时，输出具有所述内部输出信号的逻辑电平的反相的逻辑电平的最终信号。5.根据权利要求4所述的触发器，其中所述延迟电路包括：第一逻辑电路，被配置为接收扫描输入信号、扫描使能信号和所述时钟信号；和第二逻辑电路，被配置为接收所述内部输出信号、所述时钟信号和所述第一逻辑电路的输出信号并输出所述第一内部信号。6.根据权利要求4所述的触发器，其中所述从锁存器包括第三逻辑电路，所述第三逻辑电路被配置为接收所述内部输出信号和所述时钟信号并生成所述第二内部信号。7.根据权利要求6所述的触发器，其中所述延迟电路包括：第四逻辑电路，被配置为接收扫描输入信号和扫描使能信号，并且响应于所述时钟信号和所述第二内部信号而被使能；和第五逻辑电路，被配置为接收所述时钟信号、所述第二内部信号和所述第三逻辑电路的内部节点的信号，并输出所述第一内部信号。8.根据权利要求7所述的触发器，其中所述第三逻辑电路包括：
第一N型晶体管，其栅极端接收所述时钟信号，其漏极端连接到生成所述第二内部信号的节点，并且其源极端连接到所述内部节点；和第二N型晶体管，其栅极端接收所述内部输出信号，其漏极端连接到所述内部节点，并且其源极端连接到接地节点。9.一种触发器，包括：第一锁存器，被配置为接收数据信号和时钟信号并输出内部输出信号；和第二锁存器，被配置为通过响应于所述时钟信号锁存所述内部输出信号来输出最终信号，其中所述第一锁存器包括延迟电路，所述延迟电路被配置为生成第一内部信号，其中所述第一内部信号的逻辑电平在所述时钟信号转变之后保持延迟时间，并且其中所述第一锁存器还被配置为通过响应于所述第一内部信号锁存所述数据信号来生成所述内部输出信号。10.根据权利要求9所述的触发器，其中所述延迟电路包括第一逻辑电路和第二逻辑电路，其中所述第一逻辑电路包括：与门，被配置为接收扫描使能信号和扫描输入信号，并通过对所述扫描使能信号和所述扫描输入信号执行与操作来输出第一信号；以及或非门，被配置为接收所述第一信号和所述时钟信号，并通过对所述第一信号和所述时钟信号执行或非操作来输出第二信号，并且其中所述第二逻辑电路包括：与门，被配置为接收所述内部输出信号和所述时钟信号，并且通过对所述内部输出信号和所述时钟信号执行与操作来输出第三信号；以及或非门，被配置为接收所述第二信号和所述第三信号，并且通过对所述第三信号和所述第二信号执行或非操作来输出所述第一内部信号。11.根据权利要求9所述的触发器，其中所述第二锁存器包括：第三逻辑电路，被配置为接收所述内部输出信号和所述时钟信号并输出第二内部信号；第四逻辑电路，被配置为接收反相的信号、所述时钟信号和所述第二内部信号，并输出反相的最终信号；第一反相器，被配置为接收反相的最终信号，并通过将所述反相的最终信号反相来输出所述反相的信号；和第二反相器，被配置为接收所述反相的最终信号，并通...

【专利技术属性】
技术研发人员：姜秉坤，金昌泛，李达熙，金佑奎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：