半导体结构及其形成方法技术

一种半导体结构及其形成方法，半导体结构包括：衬底；位于衬底上的若干第一电极层和第二电极层；位于衬底上的第一互连层和第二互连层；位于衬底上的若干第一导电插塞和若干第二导电插塞，每根第一导电插塞与第一互连层或第二互连层连接，每根第二导电插塞与第一电极层或第二电极层连。通过将第一导电插塞与第一互连层或第二互连层连接，第二导电插塞与第一电极层或第二电极层连接，使得整体的导电插塞的数量增加，降低第一互连层、第二互连层、第一电极层以及第二电极层与其他器件结构之间的接触电阻，提升电容器的品质因数；另外，由于第二导电插塞与第一电极层或第二电极层连接，不需要额外占用空间，使得最终形成的半导体结构的集成度提升。集成度提升。集成度提升。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着各种功能电路集成度的迅速提高以及对功能模块和元器件小型化的需要，集成无源技术成为一种取代分立无源器件以达到器件小型化的解决方案。在各种典型电路中，80％的组件为无源器件，它们占去了印刷电路板上的近50％的面积，而电容器作为基板上最常见也是分布最多的元器件，使电容器的集成技术成为集成无源技术的关键技术。
[0003]目前集成电路设计时经常用到的两种电容器为MIM(metal insulator metal)电容器和MOM(metal oxide metal)电容器。MIM电容器即为平行板电容器，其优点是可以通过改变两个平行板之间的介质层(一般为氮化硅层)的厚度来改变电容器的电容值，当前MIM电容器的电容密度(单位面积的电容值)最大可以做到2fF/μm2，但是，相对于MOM电容器来说，制作MIM电容器的过程中，不可避免的要增加一块掩膜版(如电容器上极板光刻时所用的mask)，同时增加一次光刻和腐蚀过程，这必然导致了工艺成本的增加。
[0004]MOM电容器是通过对同一金属层上的金属进行光刻和刻蚀，得到多个相互平行的导电电极线，即同一层上的金属呈梳状(即COMB结构)排列，多个导电电极线即为梳齿部分，同一层的多个导电电极线之间设置有电介质，这里将由位于同一层上且呈梳状排列的导电电极线与其之间的电介质组成的组合层称为金属化层。在同一金属化层上，相邻的两个导电电极线及其中间的电介质形成了电容结构，以产生电容，MOM电容器总的电容值是由多层金属化层上的电容并联后的产生的，即将多层金属化层上的电容值相加得到MOM电容器的电容值。
[0005]然而，现有技术中的MOM电容器的性能仍有待提升。

技术实现思路

[0006]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，以提升最终形成的半导体结构的性能。
[0007]为解决上述问题，本专利技术提供一种半导体结构，包括：衬底；位于所述衬底上且沿第一方向平行排布的若干第一电极层和若干第二电极层，所述第二电极层位于相邻的所述第一电极层之间；位于所述衬底上的第一互连层和第二互连层，所述第一互连层连接若干所述第一电极层，所述第二互连层连接若干所述第二电极层；位于所述衬底上的若干第一导电插塞和若干第二导电插塞，每根所述第一导电插塞与所述第一互连层或所述第二互连层连接，每根所述第二导电插塞与所述第一电极层或所述第二电极层连接。
[0008]可选的，所述第一电极层沿第二方向的宽度为20nm～500nm；所述第二电极层沿第二方向的宽度为20nm～500nm，所述第一方向与所述第二方向垂直。
[0009]可选的，所述第一电极层和所述第二电极层之间的间距为20nm～200nm，所述间距方向沿所述第一方向。
[0010]可选的，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。
[0011]可选的，还包括：位于所述衬底上的第一介电层，所述第一电极层、第二电极层、第一互连层以及第二互连层位于所述第一介电层内。
[0012]可选的，还包括：位于所述衬底上的层间介质层，所述第一导电插塞和所述第二导电插塞位于所述层间介质层内。
[0013]可选的，还包括：位于所述衬底上的第一器件层，所述第一器件层与所述第一导电插塞和所述第二导电插塞连接。
[0014]可选的，每根所述第一导电插塞位于所述第一互连层或所述第二互连层的顶部表面，每根所述第二导电插塞位于所述第一电极层或所述第二电极层的顶部表面；所述第一器件层位于所述第一导电插塞和第二导电插塞的顶部表面。
[0015]可选的，所述第一导电插塞和所述第二导电插塞位于所述第一器件层顶部表面；所述第一互连层或所述第二互连层位于每根所述第一导电插塞的顶部表面；所述第一电极层或所述第二电极层位于每根所述第二导电插塞的顶部表面。
[0016]可选的，所述第一器件层包括：沿所述第一方向平行排布的若干第三电极层和若干第四电极层，所述第四电极层位于相邻的所述第三电极层之间；第三互连层和第四互连层，所述第三互连层连接若干所述第三电极层，所述第四互连层连接若干所述第四电极层；所述第一导电插塞与所述第三互连层或所述第四互连层连接，所述第二导电插塞与所述第三电极层或所述第四电极层连接。
[0017]可选的，所述第一器件层还包括：第二介电层，所述第三电极层、第四电极层、第三互连层以及第四互连层位于所述第二介电层内。
[0018]可选的，所述衬底包括：基底、以及位于基底上的第二器件层。
[0019]相应的，本专利技术还提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成沿第一方向平行排布的若干第一电极层和若干第二电极层，所述第二电极层位于相邻的所述第一电极层之间；在所述衬底上形成第一互连层和第二互连层，所述第一互连层连接若干所述第一电极层，所述第二互连层连接若干所述第二电极层；在所述衬底上形成若干第一导电插塞和若干第二导电插塞，每根所述第一导电插塞与所述第一互连层或所述第二互连层连接，每根所述第二导电插塞与所述第一电极层或所述第二电极层连接。
[0020]可选的，所述第一电极层沿第二方向的宽度为20nm～500nm；所述第二电极层沿第二方向的宽度为30nm～800nm，所述第一方向与所述第二方向垂直。
[0021]可选的，所述第一电极层和所述第二电极层之间的间距为20nm～200nm，所述间距方向沿所述第一方向。
[0022]可选的，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。
[0023]可选的，还包括：在所述衬底上形成第一介电层，所述第一电极层、第二电极层、第一互连层以及第二互连层位于所述第一介电层内。
[0024]可选的，还包括：在所述衬底上形成层间介质层，所述第一导电插塞和所述第二导电插塞位于所述层间介质层内。
[0025]可选的，还包括：在所述衬底上形成第一器件层，所述第一器件层与所述第一导电插塞和所述第二导电插塞连接。
[0026]与现有技术相比，本专利技术的技术方案具有以下优点：
[0027]在本专利技术技术方案的结构中，通过将所述第一导电插塞与所述第一互连层或所述第二互连层连接，所述第二导电插塞与所述第一电极层或所述第二电极层连接，使得整体的导电插塞的数量增加，降低所述第一互连层、第二互连层、第一电极层以及第二电极层与其他器件结构之间的接触电阻，提升电容器的品质因数，进而提升最终形成的半导体结构的性能；另外，由于所述第二导电插塞与所述第一电极层或所述第二电极层连接，不需要额外占用空间，使得最终形成的半导体结构的集成度提升，同时也不需要额外增设导电结构，降低了寄生电容。
[0028]进一步，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。该范围数量的所述第一导电插塞和所述第二导电插塞既能够有效的降低接触电阻，同时还能够有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；位于所述衬底上且沿第一方向平行排布的若干第一电极层和若干第二电极层，所述第二电极层位于相邻的所述第一电极层之间；位于所述衬底上的第一互连层和第二互连层，所述第一互连层连接若干所述第一电极层，所述第二互连层连接若干所述第二电极层；位于所述衬底上的若干第一导电插塞和若干第二导电插塞，每根所述第一导电插塞与所述第一互连层或所述第二互连层连接，每根所述第二导电插塞与所述第一电极层或所述第二电极层连接。2.如权利要求1所述的半导体结构，其特征在于，所述第一电极层沿第二方向的宽度为20nm～500nm；所述第二电极层沿第二方向的宽度为30nm～800nm，所述第一方向与所述第二方向垂直。3.如权利要求1所述的半导体结构，其特征在于，所述第一电极层和所述第二电极层之间的间距为20nm～200nm，所述间距方向沿所述第一方向。4.如权利要求1所述的半导体结构，其特征在于，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。5.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的第一介电层，所述第一电极层、第二电极层、第一互连层以及第二互连层位于所述第一介电层内。6.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的层间介质层，所述第一导电插塞和所述第二导电插塞位于所述层间介质层内。7.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的第一器件层，所述第一器件层与所述第一导电插塞和所述第二导电插塞连接。8.如权利要求7所述的半导体结构，其特征在于，每根所述第一导电插塞位于所述第一互连层或所述第二互连层的顶部表面，每根所述第二导电插塞位于所述第一电极层或所述第二电极层的顶部表面；所述第一器件层位于所述第一导电插塞和第二导电插塞的顶部表面。9.如权利要求7所述的半导体结构，其特征在于，所述第一导电插塞和所述第二导电插塞位于所述第一器件层顶部表面；所述第一互连层或所述第二互连层位于每根所述第一导电插塞的顶部表面；所述第一电极层或所述第二电极层位于每根所述第二导电插塞的顶部表面。10.如权利要求7所述的半导体结构，其特征在于，所述第一器件层包括：沿所述第一方向平行排布的若干第三电极层和若干第四电极层，所述第四电极层位...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：