一种基于FPGA的NVDLA人工智能芯片硬件系统技术方案

本实用新型专利技术提供一种基于FPGA的NVDLA人工智能芯片硬件系统，用于解决现有技术的开源加速器仅针对ASIC，使用较为繁琐的缺陷，系统包括：存储模块、主控模块、加速模块和总线，其中，存储模块、主控模块、加速模块、电源模块、晶振模块和总线，其中，存储模块、主控模块以及加速模块均能通过总线进行数据的发送和接收；主控模块和所述加速模块均设置在FPGA芯片上；所述电源模块与FPGA和存储模块均连接；晶振模块外接于FPGA芯片上。本实用新型专利技术将加速器部署到FPGA上来实现，既体现了FPGA可重构的特点，也体现了FPGA可并行快速运算的特点。本实用新型专利技术适用于卷积神经网络在移动端的应用。适用于卷积神经网络在移动端的应用。适用于卷积神经网络在移动端的应用。

【技术实现步骤摘要】
一种基于FPGA的NVDLA人工智能芯片硬件系统


[0001]本技术涉及人工智能芯片领域，具体涉及一种基于FPGA的NVDLA人工智能芯片硬件系统。

技术介绍

[0002]NVDLA(NVIDIA Deep Learning Accelerator)是NVIDIA在2017年发布的开源深度学习加速器，用于解决卷积神经网络处理数据的问题。
[0003]它是一种可配置参数功能的硬件加速器，可配置卷积神经网络中各层的参数，其结构十分灵活，因为已经开源所以被用来做广泛研究和商用。
[0004]但英伟达官方发布的开源加速器只针对于ASIC，想实用需要经过流片等繁琐步骤。因此有必要提供一种新的硬件系统架构。

技术实现思路

[0005]本技术的一个目的是解决现有技术的开源加速器仅针对ASIC，使用较为繁琐的缺陷。
[0006]根据本技术的第一方面，提供了一种基于FPGA的NVDLA人工智能芯片硬件系统，包括存储模块、主控模块、加速模块、电源模块、晶振模块和总线，其中，存储模块、主控模块以及加速模块均能通过总线进行数据的发送和接收；主控模块和所述加速模块均设置在FPGA芯片上；所述电源模块与FPGA和存储模块均连接；晶振模块外接于FPGA芯片上。
[0007]优选地，所述主控模块的型号为Nios II嵌入式处理器。
[0008]优选地，所述存储模块为SDRAM。
[0009]优选地，SDRAM的型号为W9864G6KH
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6。
[0010]优选地，所述加速模块的型号为NVDLA。
[0011]优选地，所述总线为Avalon总线。
[0012]优选地，所述FPGA芯片的型号为CycloneIV系列的EP4CE115F29C7。
[0013]优选地，所述电源模块为tps7a7001电源芯片。
[0014]优选地，晶振模块为DSB535SG
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50M晶振芯片。
[0015]优选地，系统还包括flash模块，与FPGA芯片连接，型号为W25Q64。
[0016]本技术的有益效果是，将部分芯片部署在FPGA上，提供了一种新的硬件电路系统，使用时无需经过流片等繁琐步骤。
[0017]通过以下参照附图对本技术的示例性实施例的详细描述，本技术的其它特征及其优点将会变得清楚。
附图说明
[0018]被结合在说明书中并构成说明书的一部分的附图示出了本技术的实施例，并且连同其说明一起用于解释本技术的原理。
[0019]图1为技术一个实施例的电路原理框图；
[0020]图2为一个小型NVDLA系统的连接框图；
[0021]图3为本技术一个实施例的总体电路图；
[0022]图4为本技术一个实施例的电路结构框图；
[0023]图5为本技术一个实施例的SDRAM芯片管脚图；
[0024]图6为本技术一个实施例的FPGA配置电路图；
[0025]图7为本技术一个实施例的FPGA的bank1区域的芯片管脚图；
[0026]图8为本技术一个实施例的线性电源模块电路结构图；
[0027]图9为本技术一个实施例的FPGA外接flash芯片的外围电路结构图；
[0028]图10为本技术一个实施例的晶振芯片的外围电路结构图；
[0029]图11为本技术一个实施例的PLL模块的电压配置区域电路连接图；
[0030]图12为本技术一个实施例的FPGA下载器接口的电路连接图；
[0031]图13为本技术一个实施例的BDMA接口图；
[0032]图14为本技术一个实施例的MAC单元电路图；
[0033]图15为本技术一个实施例的激活函数模块的电路结构图；
[0034]图16为本技术一个实施例的池化模块电路结构图；
[0035]图17为本技术一个实施例的全连接模块电路结构图。
具体实施方式
[0036]现在将参照附图来详细描述本技术的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本技术的范围。
[0037]以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本技术及其应用或使用的任何限制。
[0038]对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
[0039]在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
[0040]应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
[0041]本技术一个实施例的电路原理图如图1所示，包括存储模块、主控模块、加速模块、电源模块、晶振模块和总线，其中，存储模块、主控模块以及加速模块均能通过总线进行数据的发送和接收；主控模块和所述加速模块均设置在FPGA芯片上；所述电源模块与FPGA和存储模块均连接；晶振模块外接于FPGA芯片上。
[0042]为了能更方便的利用NVDLA加速器，在本实施例中，本技术将该加速器部署到FPGA上来实现，既体现了FPGA可重构的特点，也体现了FPGA可并行快速运算的特点。
[0043]本技术通过软硬件协同设计来实现该卷积神经网络加速器，搭建组合了一系列电路结构，并搭建了硬件验证平台来加以验证。
[0044]需要说明的是，本技术的目的仅在于提供一种硬件电路系统，这种电路连接
关系本身具有显著的进步，而无需依赖于软件，说明书中关于图像和计算的记载仅为了举例说明使用场景，本技术的技术进步不在于软件而在于硬件连接关系。
[0045]网络中的各权重参数通过tensorflow训练出来然后将数据放到从存储器上。
[0046]采用LetNet
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5网络并用手写数字图片数据集放到该加速器上来验证该加速器是否部署成功。
[0047]NVDLA模型分为大型和小型，小型的更适合人工智能芯片方面的应用，并且能耗较小，因此本技术将小型NVDLA模型部署到FPGA上。
[0048]该FPGA加速系统由主控部分，加速部分，存储部分构成。
[0049]主控核心用NIOS II CPU，片上存储器，外部存储器等部分构成，加速部分由卷积运算各模块构成，存储部分由存储管理模块与存储器构成。
[0050]加速的大体流程为：
[0051]NVDLA与NIOS II处理器协同工作，内部对应着卷积神经网络操作的各个模块，
[0052]初始向主处理器输入对于卷积各层结构的参数数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的NVDLA人工智能芯片硬件系统，其特征在于，包括存储模块、主控模块、加速模块、电源模块、晶振模块和总线，其中，存储模块、主控模块以及加速模块均能通过总线进行数据的发送和接收；主控模块和所述加速模块均设置在FPGA芯片上；所述电源模块与FPGA和存储模块均连接；晶振模块外接于FPGA芯片上。2.根据权利要求1所述的基于FPGA的NVDLA人工智能芯片硬件系统，其特征在于，所述主控模块的型号为NiosII嵌入式处理器。3.根据权利要求1所述的基于FPGA的NVDLA人工智能芯片硬件系统，其特征在于，所述存储模块为SDRAM。4.根据权利要求3所述的基于FPGA的NVDLA人工智能芯片硬件系统，其特征在于，SDRAM的型号为W9864G6KH
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6。5.根据权利要求1所述的基于FPGA的NVDLA人工智能芯...

【专利技术属性】
技术研发人员：刘之禹，石晴文，冯佳玮，李述，张经纬，
申请(专利权)人：哈尔滨理工大学，
类型：新型
国别省市：