功率MOS器件制造技术

本实用新型专利技术属于半导体技术领域，具体涉及一种功率MOS器件。一种功率MOS器件，包括：一外延层；和至少一有源区沟槽，位于外延层上；有源区沟槽内具有：一栅极多晶硅，位于有源区沟槽内；一栅极氧化物介质层，位于栅极多晶硅与有源区沟槽之间；栅极多晶硅的上部具有一凸起部，栅极多晶硅的的凸起部伸出于有源区沟槽。本实用新型专利技术由于栅极多晶硅的凸起部伸出于有源区沟槽，使得刻蚀时的多晶硅消耗量极小，最终器件的沟道长度为沟槽的实际深度，栅极多晶硅的凸起部可以作为回蚀时的工艺窗口，留出一部分的容错量，沟道长度不受多晶硅回蚀量影响，从而减小器件阈值电压值波动。从而减小器件阈值电压值波动。从而减小器件阈值电压值波动。

【技术实现步骤摘要】
功率MOS器件


[0001]本技术属于半导体
，具体涉及一种功率MOS器件。

技术介绍

[0002]在低压MOSFET器件中，尤其是小功率MOSFET器件，要求使用较低的阈值电压值(Vth)。为了实现较低阈值电压值，器件的栅氧厚度往往很薄，通常小于250A。因此现有结构的低压小功率MOSFET器件中沟槽中多晶硅的实际长度的波动会给器件的阈值电压值造成较大的波动，而现有器件的工艺流程中，多晶硅的实际长度的波动和器件制备过程中工艺参数的波动密切相关，难以控制及消除。
[0003]现有的沟槽型功率MOS器件其工艺流程如图1中所示，包括：
[0004]步骤
①
，在基片上生长硬掩膜层；
[0005]步骤
②
，沟槽101光刻及刻蚀；
[0006]步骤
③
，栅极氧化物介质层103生长，栅极多晶硅104积淀；
[0007]步骤
④
，栅极多晶硅104回蚀至低于沟槽101表面；
[0008]步骤
⑤
，氧化物湿法刻蚀去除硬掩膜层。
[0009]如此一来，栅极氧化物介质层103和栅极多晶硅104齐平，且凹陷于沟槽101的表面，以沟槽深度100单位为计，栅极氧化物介质层103和栅极多晶硅104的凹陷部：沟槽101深度约
‑
5～20：100。
[0010]通过上述工艺流程及后续工艺流程，最终得到如图2所示的现有技术的器件结构，包括外延层(Epi)101、外延层中沟槽(Trench)102、栅极氧化物介质层(GOX)103、栅极多晶硅(Poly)104、P型掺杂区(P
‑
body)105、N型掺杂区(N+)106、连接孔(CT)107、连接孔注入区(BF2)108、介质隔离层(ILD)109、金属电极(AlCu)110等部分。可见，沟槽102中多晶硅的实际长度直接受多晶硅回蚀(干刻)和湿法去除硬掩膜层的影响。

技术实现思路

[0011]本技术针对现有的功率MOS器件由于多晶硅的实际长度的波动对器件的阈值电压值造成较大波动的技术问题，目的在于提供一种功率MOS器件。
[0012]一种功率MOS器件，包括：一外延层；和至少一有源区沟槽，位于所述外延层上；
[0013]所述有源区沟槽内具有：
[0014]一栅极多晶硅，位于所述有源区沟槽内；
[0015]一栅极氧化物介质层，位于所述栅极多晶硅与所述有源区沟槽之间；
[0016]所述栅极多晶硅的上部具有一凸起部，所述栅极多晶硅的的凸起部伸出于所述有源区沟槽。
[0017]所述功率MOS器件还包括：
[0018]至少两个氧化物垫片，位于所述有源区沟槽外且设置在所述栅极多晶硅凸起部两侧侧壁外。
[0019]所述有源区沟槽的中心深度：所述栅极多晶硅的凸起部为100：+5～30，优选为100：+10～20。
[0020]所述氧化物垫片的顶面与所述栅极多晶硅顶面齐平。
[0021]所述氧化物垫片采用多面体结构，所述氧化物垫片中的一个面连接所述栅极多晶硅的凸起部侧壁，相邻的另一个面连接所述有源区沟槽顶部外侧的平面。
[0022]所述功率MOS器件还包括：
[0023]一体区，位于所述外延层上方；
[0024]一源区，位于所述体区上方；
[0025]所述有源区沟槽从上往下依次贯穿所述源区和所述体区并延伸入所述外延层，所述栅极多晶硅的凸起部高于所述源区高度，由所述氧化物垫片将所述栅极多晶硅和所述源区隔开。
[0026]所述氧化物垫片中的一个面连接所述栅极多晶硅的凸起部侧壁，相邻的另一个面连接所述源区顶面。
[0027]所述功率MOS器件还包括：
[0028]一介质隔离层，位于所述源区和所述栅极多晶硅上方；
[0029]一金属电极，位于所述介质隔离层上方，所述金属电极与所述源区由所述介质隔离层隔开；
[0030]一连接孔，上端连接所述金属电极，下端贯穿所述介质隔离层延伸入所述源区；
[0031]一连接孔注入区，上端连接所述连接孔，下端穿过所述源区后连接所述体区。
[0032]所述氧化物垫片采用纵截面为扇形的扇形体结构，所述氧化物垫片的一侧平面连接所述栅极多晶硅的凸起部侧壁的外侧，所述氧化物垫片的另一侧平面连接所述源区顶面，所述氧化物垫片的弧形面连接所述介质隔离层。
[0033]所述外延层为第一掺杂类型，所述体区为第二掺杂类型，所述源区为第一掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
[0034]所述体区为P型掺杂类型的P型掺杂区，所述源区为N型掺杂类型的N型掺杂区。
[0035]所述功率MOS器件为低压小功率MOSFET器件。
[0036]本技术的积极进步效果在于：本技术采用功率MOS器件，由于栅极多晶硅具有一凸起部且伸出于有源区沟槽，使得刻蚀时的多晶硅消耗量极小，最终器件的沟道长度为沟槽的实际深度，栅极多晶硅的凸起部可以作为回蚀时的工艺窗口，留出一部分的容错量，沟道长度不受多晶硅回蚀量影响，从而减小器件阈值电压值波动。
附图说明
[0037]图1为现有技术的器件的一种工艺流程图；
[0038]图2为现有技术的器件的一种断面结构图；
[0039]图3为本技术器件的一种断面结构图；
[0040]图4为本技术器件的一种工艺流程图。
具体实施方式
[0041]为了使本技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下
面结合具体图示进一步阐述本技术。
[0042]参照图3，一种功率MOS器件，该功率MOS器件优选为低压小功率MOSFET器件。该功率MOS器件包括有源区结构，该有源区结构包括：
[0043]外延层201，外延层201为第一掺杂类型，外延层201优选为N型掺杂类型。
[0044]体区202，位于外延层201上方。体区202为第二掺杂类型，第二掺杂类型与第一掺杂类型相反。体区202优选为P型掺杂类型的P型掺杂区(P
‑
body)。
[0045]源区203，位于体区202上方。源区203为第一掺杂类型，源区203优选为N型掺杂类型的N型掺杂区(N+)。
[0046]至少一有源区沟槽204，位于外延层201上。有源区沟槽204优选从上往下依次贯穿源区203和体区202并延伸入外延层201。
[0047]栅极多晶硅205，位于有源区沟槽204内，上部具有一凸起部2051，凸起部2051伸出于有源区沟槽204。栅极多晶硅205的凸起部2051顶面高度高于源区203高度。有源区沟槽204的中心深度：栅极多晶硅205的凸起部2051为100：+5～30，优选为100：+10～20。其中，以有源区沟槽204本身高度为基准水平线，“+”代表高出于有源区沟槽204本身高度，
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【技术保护点】

【技术特征摘要】
1.一种功率MOS器件，包括：一外延层；和至少一有源区沟槽，位于所述外延层上；所述有源区沟槽内具有：一栅极多晶硅，位于所述有源区沟槽内；一栅极氧化物介质层，位于所述栅极多晶硅与所述有源区沟槽之间；其特征在于，所述栅极多晶硅的上部具有一凸起部，所述栅极多晶硅的凸起部伸出于所述有源区沟槽。2.如权利要求1所述的功率MOS器件，其特征在于，所述功率MOS器件还包括：至少两个氧化物垫片，位于所述有源区沟槽外且设置在所述栅极多晶硅的凸起部两侧侧壁外。3.如权利要求1所述的功率MOS器件，其特征在于，所述有源区沟槽的中心深度：所述栅极多晶硅的凸起部为100：+5～30。4.如权利要求3所述的功率MOS器件，其特征在于，所述有源区沟槽的中心深度：所述栅极多晶硅的凸起部为100：+10～20。5.如权利要求2所述的功率MOS器件，其特征在于，所述氧化物垫片的顶面与所述栅极多晶硅顶面齐平。6.如权利要求2所述的功率MOS器件，其特征在于，所述氧化物垫片采用多面体结构，所述氧化物垫片中的一个面连接所述栅极多晶硅的凸起部侧壁，相邻的另一个面连接所述有源区沟槽顶部外侧的平面。7.如权利要求1至6中任意一项所述的功率MOS器件，其特征在于，所述功率MOS器件还包括：一体区，位于所述外延层上方；一源区，位于所述体区上方；所述有源区沟槽从上往下依次贯穿所述源区和所述体区并延伸入所述外延层，所述栅极多晶硅的凸起部高于...

【专利技术属性】
技术研发人员：覃源，高盼盼，
申请(专利权)人：上海矽普半导体科技有限公司，
类型：新型
国别省市：