一种SSD主控中多端口低延迟访问的SRAM群组的控制方法技术

本发明专利技术公开一种SSD主控中多端口低延迟访问的SRAM群组的控制方法，本方法在一个具有多端口的SSD主控中将SRAM划分为多组，每组均配置一个仲裁器以及一个群组控制器，仲裁器实现对每一端口访问地址的映射，同时分配哪一端口能够访问该组中的SRAM或者控制各端口以何种顺序访问该组SRAM。本方法设置非连续地址空间的映射，即连续的逻辑地址对应的SRAM物理地址不连续，当端口进行大数据量的连续地址读写时，访问路径依次被映射在不同组的SRAM中。本方法有效解决单端口长时间占用存储空间问题以及在较少资源消耗下多端口并行访问SRAM群组的问题，实现了端口占用和高效并行访问问题之间的权衡。之间的权衡。之间的权衡。

【技术实现步骤摘要】
一种SSD主控中多端口低延迟访问的SRAM群组的控制方法


[0001]本专利技术涉及存储领域，具体是一种SSD主控中多端口低延迟访问的SRAM群组的控制方法。

技术介绍

[0002]静态随机存取存储器（Static Random
‑
Access Memory, SRAM）是一种易失性存储器，具有静态、高速等特点，由于其较低的集成度以及其导致的成本较高等原因，SRAM目前多适用于高速缓存等领域。
[0003]为满足一定数据量的存储、访问需求，固态硬盘（Solid State Disk, SSD）中往往采用多个SRAM组合的形式以实现更大深度的储存容量。此时，SRAM控制器则被设计用于存储地址的分配，从而将数据的访问与SRAM物理地址相对应。当单一master访问SRAM群组时，SRAM控制器只需获取master所访问的地址和读/写数据，便可以实现数据的传输。然而在SSD中，SRAM群组所组成的存储区域往往需要多个接口并行访问，以提高性能。此时，要求每个接口在相同时间所访问的地址空间不能存在重叠，以防止访问数据被覆盖或出现乱码。因此在SRAM控制器中单纯实现访问地址的转换已经无法满足需求。
[0004]当SRAM控制器具有多个master端口时，需要通过给SRAM配置仲裁器来分配各接口的访问路径和访问顺序，从而保证同一地址仅可被一个接口所访问。对于SRAM群组来说，配置何种数量的仲裁器是一个值得探讨的问题：若让所有SRAM共用同一个仲裁器，当多个端口访问至不相重叠的地址范围时，仲裁器仅会分配给一个端口使用，造成访问速度的急剧下降；而若给群组中每个SRAM均配置仲裁器，一旦SRAM数量过多，大量的仲裁器会造成空间的占用和资源的浪费。

技术实现思路

[0005]针对现有技术的缺陷，本专利技术提供一种SSD主控中多端口低延迟访问SRAM群组的控制方法，对SRAM按一定规则进行分组管理，有效解决单端口长时间占用存储空间问题以及在较少资源消耗下多端口并行访问SRAM群组的问题，实现了端口占用和高效并行访问问题之间的权衡。
[0006]为了解决所述技术问题，本专利技术采用的技术方案是：一种SSD主控中多端口低延迟访问的SRAM群组的控制方法，其特征在于：本方法在一个具有多端口的SSD主控中将SRAM划分为多组，每组均配置一个仲裁器以及一个群组控制器，仲裁器实现对每一端口访问地址的映射，同时分配哪一端口能够访问该组中的SRAM或者控制各端口以何种顺序访问该组SRAM；由于受到仲裁器的管理，同一组中的所有SRAM在同一时刻仅被唯一端口访问，同时因为每一组SRAM均有各自的仲裁器，因此每组SRAM相互独立，在同一时刻可被不同端口并行访问；本方法设置非连续地址空间的映射，即连续的逻辑地址对应的SRAM物理地址不连续，当端口进行大数据量的连续地址读写时，访问路径依次被映射在不同组的SRAM中，即使
某一端口进行了长时间的数据访问，仍然不会长时间阻碍其他端口的读写，从而提高读写速度。
[0007]进一步的，每组SRAM的仲裁器与群组控制器的全部端口或部分端口相连。
[0008]进一步的，仲裁器对不同端口的访问进行管理，包括各端口的优先级和访问顺序。
[0009]进一步的，群组控制器连接于仲裁器与组内多个SRAM之间，群组控制器实现对组内SRAM的管理，包括SRAM物理地址的分配、各访问的时序控制以及访问数据的处理。
[0010]进一步的，群组控制器对SRAM物理地址的分配包括访问逻辑地址与SRAM物理地址顺序映射和访问逻辑地址与SRAM物理地址非顺序映射。
[0011]进一步的，群组控制器对各访问的时序控制包括实时访问和延迟访问。
[0012]进一步的，群组控制器对访问数据的处理包括数据直接从SRAM读出或直接写入SRAM、将访问数据进行一定逻辑计算后写入SRAM或读出至群组控制器外、写访问时将访问数据与SRAM中原始数据进行一定逻辑计算得到新数据并写入SRAM。
[0013]进一步的，外部逻辑地址与SRAM物理地址的非连续映射关系表示为：对于一组连续的外部逻辑地址A0
ꢀ‑ꢀ
AN，A0
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An1被映射至群组控制器USRAMx所对应的物理地址中，A(n1+1)
ꢀ–ꢀ
An2则被映射至群组控制器USRAMx
’
对应的物理地址，其中，，，， M，M为自然整数集，其中m为群组控制器的总数，当一段连续的外部逻辑地址均映射至相同的群组控制器时，该段地址被定义为同组连续空间，同组连续空间对应连续排布或间断排布的SRAM物理地址。
[0014]进一步的，同组连续空间映射至同一群组内的相同SRAM或不同SRAM。
[0015]进一步的，外部逻辑地址跨越多个同组连续空间时，对应的SRAM物理地址位于多个群组控制器中。
[0016]本专利技术的有益效果：传统的技术方案中，SRAM控制器将SRAM顺序排布，并且采用连续的外部逻辑地址对SRAM物理地址顺序访问，这种方式只能实现单端口的访问，极大限制数据的访问传输速度。
[0017]通过本专利描述的方法，采用多端口对物理地址空间访问，以实现并行的数据传输，极大提升访问速度。基于多端口结构，本专利将SRAM划分为多个群组，用于不同端口在相同时刻对不同物理地址的访问。同时为了避免某一端口对同一群组的长时间占用，采用外部逻辑地址与SRAM物理地址非连续映射的方式，实现每个端口访问性能的均衡，进一步提升SRAM访问效率。
附图说明
[0018]图1为SRAM分组管理及非连续地址映射的原理图。
具体实施方式
[0019]下面结合附图和具体实施例对本专利技术作进一步的说明。
[0020]实施例1本实施例公开一种SSD中多端口低延迟访问SRAM群组的控制方法，本方法为实现多端口对SRAM群组的并行访问，同时减少仲裁器的数量，设置了将SRAM分组的形式。同时，
为更大程度地减少端口对某存储空间的长时间占用，采取了非连续地址映射的管理方式。
[0021]在一个具有多端口的SRAM控制器中，SRAM被划分为多组，每组均配置一个仲裁器。此时，由于受到仲裁器的管理，同一组中的所有SRAM仅可在同一时刻被唯一端口访问。该仲裁器能够实现对每一端口访问地址的映射，同时分配哪一端口能够访问至该组中的SRAM或控制各端口以何种顺序访问该组SRAM。每一组SRAM由于具备各自的仲裁器，因此每组SRAM相互独立，可以在同一时刻被不同端口并行访问。
[0022]SRAM控制器的一项重要作用是访问的逻辑地址与SRAM物理地址的映射，即端口逻辑地址往往不等同于SRAM物理地址，而是需要SRAM控制器将两者相映射，从而确定在SRAM中需要访问的位置。每个端口在访问大量数据时往往是面向一系列地址连续的空间，而在一般情况下SRAM物理地址也是顺序排布的。因此，当端口进行连续地址上大数据量的访问时，仍然存在某组SRAM被长时间占用的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SSD主控中多端口低延迟访问的SRAM群组的控制方法，其特征在于：本方法在一个具有多端口的SSD主控中将SRAM划分为多组，每组均配置一个仲裁器以及一个群组控制器，仲裁器实现对每一端口访问地址的映射，同时分配哪一端口能够访问该组中的SRAM或者控制各端口以何种顺序访问该组SRAM；由于受到仲裁器的管理，同一组中的所有SRAM在同一时刻仅被唯一端口访问，同时因为每一组SRAM均有各自的仲裁器，因此每组SRAM相互独立，在同一时刻可被不同端口并行访问；本方法设置非连续地址空间的映射，即连续的逻辑地址对应的SRAM物理地址不连续，当端口进行大数据量的连续地址读写时，访问路径依次被映射在不同组的SRAM中，即使某一端口进行了长时间的数据访问，仍然不会长时间阻碍其他端口的读写，从而提高读写速度。2.根据权利要求1所述的SSD主控中多端口低延迟访问的SRAM群组的控制方法，其特征在于：每组SRAM的仲裁器与群组控制器的全部端口或部分端口相连。3.根据权利要求2所述的SSD主控中多端口低延迟访问的SRAM群组的控制方法，其特征在于：仲裁器对不同端口的访问进行管理，包括各端口的优先级和访问顺序。4.根据权利要求1所述的SSD主控中多端口低延迟访问的SRAM群组的控制方法，其特征在于：群组控制器连接于仲裁器与组内多个SRAM之间，群组控制器实现对组内SRAM的管理，包括SRAM物理地址的分配、各访问的时序控制以及访问数据的处理。5.根据权利要求4所述的SSD主控中多端口低延迟访问的SRAM群组的控制方法，其特征在于：群组控制器对SRAM物理地址的分配包括访问逻辑地址与SRAM物理地址顺序映射和访问逻辑地址与SRAM物理地址非...

【专利技术属性】
技术研发人员：付溢华，
申请(专利权)人：山东华芯半导体有限公司，
类型：发明
国别省市：