一种数据流加解密的方法、电子设备及芯片系统技术方案

本发明专利技术公开了一种数据流加解密的方法，当主控模块调用第一发送接收接口模块时，第一发送接收接口模块接收数据并根据调用指令将数据存储在指定的DRAM模块；当主控模块调用加解密模块时，加解密模块根据调用指令对指定的DRAM模块存储的数据进行加解密操作获得加解密数据，并将加解密数据存储在另外指定的DRAM模块；当主控模块调用第二发送接收接口模块，第二发送接收接口模块根据指令将指定的DRAM模块存储的加解密数据发送。本方法实现了数据流的接收，加解密数据处理和发送的同时进行，提高了数据流加解密的性能和数据处理速度。提高了数据流加解密的性能和数据处理速度。提高了数据流加解密的性能和数据处理速度。

【技术实现步骤摘要】
一种数据流加解密的方法、电子设备及芯片系统


[0001]本专利技术涉及信息安全领域，特别涉及一种数据流加解密的方法、电子设备及芯片系统。

技术介绍

[0002]在SoC加密系统中，数据流加密的过程中通常会使用数据发送接收接口模块以及加解密模块，在现有技术中，通常第一发送接收接口模块接收到数据后，通过第一直接存储器访问模块将数据传送给加解密模块进行加解密操作，加解密模块将经过加解密的数据通过第二直接存储器访问模块发送给第二发送接收模块，第二发送接收模块发送加解密数据。由于这些模块之间属于单向传输，因此加解密模块接收待加解密的数据和发送加解密的数据无法同时进行，需要根据总线仲裁机制的判断来执行其中一项操作，因此数据流加解密的性能较低，数据处理速度慢。

技术实现思路

[0003]本专利技术提供了一种数据流加解密的方法及装置，解决了上述技术问题。
[0004]本专利技术提供的一种数据流加解密的方法，该方法包括：
[0005]步骤1，主控模块上电；
[0006]步骤2，主控模块调用第一发送接收接口模块，第一发送接收接口模块接收数据并将数据存储在第一DRAM模块；
[0007]步骤3，主控模块同时调用第一发送接收接口模块和加解密模块，第一发送接收接口模块接收数据并将数据存储在第二DRAM模块，同时加解密模块对第一DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储在第三DRAM模块；
[0008]步骤4，主控模块同时调用第一发送接收接口模块、加解密模块和第二发送接收接口模块，第一发送接收接口模块接收数据并将数据存储在第一DRAM模块，同时加解密模块对第二DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储在第四DRAM模块，同时第二发送接收接口模块发送第三DRAM模块存储的加解密数据；
[0009]步骤5，主控模块判断是否还有数据需要处理，如果是，执行步骤8；如果否，执行步骤6
‑
7：
[0010]步骤6，主控模块同时调用加解密模块和第二发送接收接口模块，加解密模块对第一DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储到第三DRAM模块，同时第二发送接收接口模块发送第四DRAM模块存储的加解密数据；
[0011]步骤7，主控模块调用第二发送接收接口模块，第二发送接收接口模块发送第三DRAM模块存储的加解密数据，结束；
[0012]步骤8，主控模块同时调用第一发送接收接口模块、加解密模块和第二发送接收接口模块，第一发送接收接口模块接收数据并将数据存储到第二DRAM模块，同时加解密模块对第一DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储到
第三DRAM模块，同时第二发送接收接口模块发送第四DRAM模块存储的加解密数据；
[0013]步骤9，主控模块判断是否还有数据需要处理，如果是，返回步骤4，如果否，执行步骤10；
[0014]步骤10，主控模块同时调用加解密模块和第二发送接收接口模块，加解密模块对第二DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储到第四DRAM模块，同时第二发送接收接口模块发送第三DRAM模块存储的加解密数据；
[0015]步骤11，主控模块调用第二发送接收接口模块，第二发送接收接口模块发送第四DRAM模块存储的加解密数据，结束。
[0016]可选地，步骤3之后还包括主控模块判断是否还有数据需要处理，如果是，执行步骤4，如果否,执行步骤b1
‑
b2：
[0017]步骤b1，主控模块同时调用第二发送接收接口模块和加解密模块，第二发送接收接口模块发送第三DRAM模块的加解密数据，同时加解密模块对第二DRAM模块存储的数据进行加解密后获得加解密数据，并将所得加解密数据存储到第四DRAM模块；
[0018]步骤b2，主控模块调用第二发送接收接口模块，第二发送接收接口模块发送第四DRAM模块的加解密数据，结束。
[0019]可选地，步骤2之后还包括主控模块判断是否还有数据需要处理，如果是，执行步骤3，如果否，执行步骤c1
‑
c2：
[0020]步骤c1，主控模块调用加解密模块，加解密模块对第一DRAM模块存储的数据进行加解密后获得加解密数据，并将所得加解密数据存储到第三DRAM模块；
[0021]步骤c2，主控模块调用第二发送接收接口模块，第二发送接收接口模块发送第三DRAM模块的加解密数据，结束。
[0022]进一步地，步骤1具体为：主控模块上电，从数据处理请求方获取加解密的数据的长度，根据加解密的数据的长度和单个DRAM模块的容量大小计算待处理数据包的数量；
[0023]主控模块判断是否还有数据需要处理具体为：主控模块根据待处理数据包的数量判断是否还有数据需要处理。
[0024]可选地，主控模块调用第一发送接收接口模块后执行将计数器的值加1的操作；
[0025]主控模块判断是否还有数据需要处理具体为：主控模块判断计数器的值是否等于待处理数据包的数量。
[0026]进一步地，主控模块调用第一发送接收接口模块时，第一发送接收接口模块将数据存储在与调用第一发送接收接口模块指令中的空间初始地址对应的DRAM模块；
[0027]主控模块调用第二发送接收接口模块时，第二发送接收接口模块发送与调用第二发送接收接口模块指令中的空间初始地址对应的DRAM模块中的数据；
[0028]主控模块调用加解密模块时，加解密模块对与调用加解密模块指令中的第一空间初始地址对应的DRAM模块中的数据进行加解密操作获得加解密数据，并将加解密数据存储在与调用加解密模块指令中的第二空间初始地址对应的DRAM模块中。
[0029]本专利技术还提供一种电子设备，包括至少一个处理器、存储器及存储在存储器上并可被至少一个处理器执行的指令，至少一个处理器执行该指令以实现上述一种数据流加解密的方法。
[0030]本专利技术又提供了一种计算机可读存储介质，该计算机可读存储介质包括计算机程
序，当计算机程序在计算机上运行时，使得计算机执行上述一种数据流加解密的方法。
[0031]本专利技术又提供了一种芯片系统，该芯片系统与存储器耦合，用于执行所述存储器中存储的计算机程序，以执行上述数据流加解密的方法。
[0032]本专利技术的有益效果：本专利技术提供了一种数据流加解密的方法、电子设备及芯片系统，实现了数据流的接收，加解密数据处理和发送的同时进行，提高了数据流加解密的性能和数据处理速度。
附图说明
[0033]图1为本专利技术实施例一提供的一种数据流加解密的方法流程图；
[0034]图2为本专利技术实施例二提供的一种数据流加解密的方法流程图。
具体实施方式
[0035]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据流加解密的方法，其特征在于，所述方法包括：步骤1，主控模块上电；步骤2，所述主控模块调用第一发送接收接口模块，所述第一发送接收接口模块接收数据并将数据存储在第一双接口静态随机存取存储器DRAM模块；步骤3，所述主控模块同时调用所述第一发送接收接口模块和加解密模块，所述第一发送接收接口模块接收数据并将数据存储在第二DRAM模块，同时所述加解密模块对所述第一DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储在第三DRAM模块；步骤4，所述主控模块同时调用所述第一发送接收接口模块、所述加解密模块和第二发送接收接口模块，所述第一发送接收接口模块接收数据并将数据存储在所述第一DRAM模块，同时所述加解密模块对所述第二DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储在第四DRAM模块，同时所述第二发送接收接口模块发送所述第三DRAM模块存储的加解密数据；步骤5，所述主控模块判断是否还有数据需要处理，如果是，执行步骤8；如果否，执行步骤6：步骤6，所述主控模块同时调用所述加解密模块和所述第二发送接收接口模块，所述加解密模块对所述第一DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储到所述第三DRAM模块，同时所述第二发送接收接口模块发送所述第四DRAM模块存储的加解密数据；步骤7，所述主控模块调用所述第二发送接收接口模块，所述第二发送接收接口模块发送所述第三DRAM模块存储的加解密数据，结束；步骤8，所述主控模块同时调用所述第一发送接收接口模块、所述加解密模块和所述第二发送接收接口模块，所述第一发送接收接口模块接收数据并将数据存储到所述第二DRAM模块，同时所述加解密模块对所述第一DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储到所述第三DRAM模块，同时所述第二发送接收接口模块发送所述第四DRAM模块存储的加解密数据；步骤9，所述主控模块判断是否还有数据需要处理，如果是，返回步骤4，如果否，执行步骤10；步骤10，所述主控模块同时调用所述加解密模块和所述第二发送接收接口模块，所述加解密模块对所述第二DRAM模块存储的数据进行加解密操作获得加解密数据，并将所得加解密数据存储到所述第四DRAM模块，同时所述第二发送接收接口模块发送所述第三DRAM模块存储的加解密数据；步骤11，所述主控模块调用所述第二发送接收接口模块，所述第二发送接收接口模块发送所述第四DRAM模块存储的加解密数据，结束。2.如权利要求1所述方法，其特征在于，所述步骤3之后还包括所述主控模块判断是否还有数据需要处理，如果是，执行步骤4，如果否,执行步骤b1
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b2：步骤b1，所述主控模块同时调用所述第二发送接收接口模块和所述加解...

【专利技术属性】
技术研发人员：张建龙，曹军，吴晓彤，李会同，
申请(专利权)人：北京宏思电子技术有限责任公司，
类型：发明
国别省市：