本发明专利技术提供一种延迟锁相回路(delay-locked loop，DLL)装置以及用于DLL装置的操作方法。DLL装置包括延迟线、复本电路、相位检测器以及延迟控制器。延迟线反应于延迟码对输入时钟进行延迟以提供延迟时钟。复本电路依据延迟时钟产生回馈时钟。相位检测器比较输入时钟以及回馈时钟以产生延迟控制信号。延迟控制器基于控制时钟依据延迟控制信号在第一时间点产生延迟码，延迟复本延迟时间长度以在第二时间点将延迟码提供到延迟线。延迟线在第二时间点调整输入时钟。控制时钟的周期被调整为大于复本延迟时间长度。复本延迟时间长度。复本延迟时间长度。
【技术实现步骤摘要】
延迟锁相回路装置及其操作方法
[0001]本专利技术涉及一种延迟锁相回路装置以及延迟锁相回路装置的操作方法，尤其涉及一种可适用于任意输入时钟的周期的延迟锁相回路装置以及延迟锁相回路装置的操作方法。
技术介绍
[0002]一般来说，延迟锁相回路(delay-locked loop，DLL)会被设定在一默认周期内将所接收的输入时钟调整为所期望的延迟时钟。然而，在输入时钟具有较小的周期的情况下，DLL会频繁地发生过度偏移(over shift)，进而使延迟时钟发生延迟不足或延迟过多的情况。在输入时钟具有较大的周期的情况下，DLL可改善过度偏移，但会使DLL无法在默认周期内将所接收的输入时钟调整为所期望的延迟时钟。
[0003]因此，设计出适用于任意输入时钟的周期的延迟锁相回路装置是本领域技术人员努力研究的课题之一。
技术实现思路
[0004]本专利技术提供一种可适用于任意输入时钟的周期的延迟锁相回路装置以及延迟锁相回路装置的操作方法。
[0005]本专利技术的延迟锁相回路装置包括延迟线、复本电路、相位检测器以及延迟控制器。延迟线经配置以接收输入时钟，并反应于多位的延迟码对输入时钟进行延迟，藉以提供延迟时钟。复本电路耦接于延迟线。复本电路经配置以接收延迟时钟，并依据延迟时钟产生回馈时钟。相位检测器耦接于复本电路。相位检测器经配置以接收输入时钟以及回馈时钟，并比较输入时钟以及回馈时钟以产生延迟控制信号。延迟控制器耦接于相位检测器以及延迟线。延迟控制器经配置以基于控制时钟依据延迟控制信号在第一时间点产生延迟码，延迟复本延迟时间长度以在第二时间点将延迟码提供到延迟线，并使延迟线在第二时间点对输入时钟的时序进行调整。控制时钟的周期被调整为大于复本延迟时间长度。
[0006]本专利技术的操作方法适用于延迟锁相回路装置。操作方法包括：接收输入时钟，并反应于多位的延迟码对输入时钟进行延迟，藉以提供延迟时钟；依据延迟时钟产生回馈时钟；比较输入时钟以及回馈时钟以产生延迟控制信号；以及基于控制时钟依据延迟控制信号在第一时间点产生延迟码，延迟复本延迟时间长度以在第二时间点提供延迟码，并在第二时间点对输入时钟的时序进行调整，其中控制时钟的周期被调整为大于复本延迟时间长度。
[0007]基于上述，控制时钟的周期被调整为大于复本延迟时间长度，延迟锁相回路装置以及操作方法能够基于控制时钟提供延迟码，使得延迟码在复本延迟时间长度后对输入时钟的相位进行调整。如此一来，本专利技术的延迟锁相回路装置以及操作方法能够适用于任意输入时钟的周期。
附图说明
[0008]包含附图以便进一步理解本专利技术，且附图并入本说明书中并构成本说明书的一部分。附图说明本专利技术的实施例，并与描述一起用于解释本专利技术的原理。
[0009]图1是依据本专利技术第一实施例所示出的延迟锁相回路装置的装置示意图；
[0010]图2A是依据本专利技术一实施例应用于具有最小周期的输入时钟的信号时序图；
[0011]图2B是依据本专利技术一实施例应用于具有最大周期的输入时钟的信号时序图；
[0012]图3A是依据本专利技术一实施例应用于慢偏斜的信号时序图；
[0013]图3B是依据本专利技术一实施例应用于快偏斜的信号时序图；
[0014]图4是依据本专利技术第二实施例所示出的延迟锁相回路装置的装置示意图；
[0015]图5是依据本专利技术第三实施例所示出的延迟锁相回路装置的装置示意图；
[0016]图6是依据本专利技术一实施例所示出的操作方法流程图。
[0017]附图标号说明
[0018]100、200、300:延迟锁相回路装置；
[0019]110:延迟线；
[0020]120:复本电路；
[0021]130:相位检测器；
[0022]140:延迟控制器；
[0023]150:振荡器；
[0024]160:致能信号产生器；
[0025]D_CLK:延迟时钟；
[0026]DCD:延迟码；
[0027]DCS:延迟控制信号；
[0028]DN、UP:延迟指令；
[0029]ES:致能信号；
[0030]FB_CLK:回馈时钟；
[0031]I_CLK:输入时钟；
[0032]RDT:复本延迟时间长度；
[0033]S110～S140:步骤；
[0034]t1:第一时间点；
[0035]t2:第二时间点；
[0036]t3:第三时间点。
具体实施方式
[0037]本专利技术的部分实施例接下来将会配合附图来详细描述，以下的描述所引用的组件符号，当不同附图出现相同的组件符号将视为相同或相似的组件。这些实施例只是本专利技术的一部分，并未揭示所有本专利技术的可实施方式。更确切的说，这些实施例只是本专利技术的专利申请范围中的装置的范例。
[0038]请参考图1，图1是依据本专利技术第一实施例所示出的延迟锁相回路装置的装置示意图。延迟锁相回路装置100包括延迟线110、复本(replica)电路120、相位检测器130以及延
迟控制器140。延迟线110接收输入时钟I_CLK，并反应于多位的延迟码DCD对输入时钟I_CLK进行延迟，藉以提供延迟时钟D_CLK。复本电路120耦接于延迟线110。复本电路120接收来自于延迟线110的延迟时钟D_CLK，并依据延迟时钟D_CLK产生回馈时钟FB_CLK。相位检测器130耦接于复本电路120。相位检测器130接收输入时钟I_CLK以及回馈时钟FB_CLK，并比较输入时钟I_CLK以及回馈时钟FB_CLK以产生延迟控制信号DCS。
[0039]延迟控制器140耦接于相位检测器130以及延迟线110。延迟控制器140基于控制时钟CTRL_CLK依据延迟控制信号DCS在第一时间点产生延迟码DCD。在本实施例中，延迟控制信号DCS包括延迟指令UP、DN。延迟控制器140会依据延迟指令UP提高延迟码DCD的数值。延迟线110会依据数值被提高的延迟码DCD增加输入时钟I_CLK的延迟。在另一方面，延迟控制器140会依据延迟指令DN降低延迟码DCD的数值。延迟线110会依据数值被降低的延迟码DCD减少输入时钟I_CLK的延迟。延迟控制器140在第一时间点产生延迟码DCD时，会延迟复本延迟时间长度RDT以在第二时间点将延迟码DCD提供到延迟线110。因此，延迟线110会在第二时间点对输入时钟I_CLK的时序进行调整。在本实施例中，控制时钟CTRL_CLK的周期被调整为大于复本延迟时间长度RDT并小于复本延迟时间长度RDT加总输入时钟I_CLK的周期的时间长度。接下来，在第二时间点之后，延迟控制器140会基于控制时钟CTRL_CLK以提供另一延迟码DCD。
[0040]值得一提的是，控制时钟CTRL_CLK的周期被调整为大于复本延迟时间长度RDT。也就是说，延迟锁相回路装置100是追随复本延迟时间长度RDT以调整控制时钟CTRL_CLK的周期，并且控制时钟CTRL_C本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种延迟锁相回路装置，其特征在于，所述延迟锁相回路装置包括：延迟线，经配置以接收输入时钟，并反应于多位的延迟码对所述输入时钟进行延迟，藉以提供延迟时钟；复本电路，耦接于所述延迟线，经配置以接收所述延迟时钟，并依据所述延迟时钟产生回馈时钟；相位检测器，耦接于所述复本电路，经配置以接收所述输入时钟以及所述回馈时钟，并比较所述输入时钟以及所述回馈时钟以产生延迟控制信号；以及延迟控制器，耦接于所述相位检测器以及所述延迟线，经配置以基于控制时钟依据所述延迟控制信号在第一时间点产生所述延迟码，延迟复本延迟时间长度以在第二时间点将所述延迟码提供到所述延迟线，并使所述延迟线在所述第二时间点对所述输入时钟的时序进行调整，其中所述控制时钟的周期被调整为大于所述复本延迟时间长度。2.根据权利要求1所述的延迟锁相回路装置，其特征在于，基于所述控制时钟，所述延迟控制器在所述第二时间点之后的第三时间点提供另一延迟码，其中所述第三时间点与所述第一时间点之间的时间长度实质上等于所述控制时钟的周期。3.根据权利要求1所述的延迟锁相回路装置，其特征在于，所述复本延迟时间长度依据所述延迟锁相回路装置的制程所产生的晶体管偏斜被调整，其中所述晶体管偏斜取决于晶体管中的临界电压值。4.根据权利要求3所述的延迟锁相回路装置，其特征在于，所述复本延迟时间长度依据所述晶体管偏斜中的慢偏斜被增加，其中所述复本延迟时间长度依据所述晶体管偏斜中的快偏斜被降低。5.根据权利要求1所述的延迟锁相回路装置，其特征在于，所述延迟锁相回路装置还包括：振荡器，耦接于所述延迟控制器，经配置以提供所述控制时钟。6.根据权利要求5所述的延迟锁相回路装置，其特征在于，所述振荡器依据致能信号而被致能，藉以提供所述控制时钟。7...
【专利技术属性】
技术研发人员：奥野晋也，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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