基于FAST协议的万兆通信数据的并行解析方法及装置，能够避免串行处理方式对数据延迟带来巨大的延迟，实现硬件并行加速，让客户以更快的方式获取交易所的第一手信息，抢占市场先机，为客户创造利润。用FPGA处理芯片搭建一个硬件并行处理系统，方法包括：(1)开始；(2)数据接收：以156.25M Hz的频率接收到16个字节的数据；(3)并行数据解码，并行流水作业方式以156.25M Hz的频率输出；(4)按FAST协议中位图的位置进行数据分配；(5)结束。(5)结束。(5)结束。
【技术实现步骤摘要】
基于FAST协议的万兆通信数据的并行解析方法及装置
[0001]本专利技术涉及万兆以太网通信数据处理的
，尤其涉及一种基于FAST协议的万兆通信数据的并行解析方法，以及一种基于FAST协议的万兆通信数据的并行解析装置。
技术介绍
[0002]在金融市场中，越先到达交易所的订单越有可能交易成功。在这个背景下高频交易变得越来越流行。所以在电子金融数据传输途径中，延迟因素非常重要。FAST(Financial Information Exchange Adapted fpr Streaming)金融协议是高频交易的重要技术背景之一，它可以压缩金融数据，减少数据传输所需要的带宽和时间。
[0003]在高频交易系统中，时间就是金钱。交易所必须在第一时间内向客户传递市场的行情信息，此外对于客户的买卖请求，交易所也必须在第一时间给出回应。万兆以太网可以提高网络数据带宽，成为金融加速系统的一个环节。
[0004]目前使用的万兆以太网传输系统中，数据解析系统从万兆以太网是以156.25M的频率来接收16个字节的数据。加速处理器接收到数据后，先将接收到的数据进行缓存起来，然后再依照FAST协议数据格式(参照FAST 1.1规范文件)，进行数据解码，然后再按着FAST协议内位图分配数据。流程图如图1。
[0005]图1中，数据解码子模块是将网络链路上接收到的数据按着FAST数据协议编码格式进行串行解码。按位图数据分配子模块是将已解码的数据按着位图协议进行分配至对应的数据位置。
[0006]数据解码子模块流程图如图2。
[0007]按位图数据分配子模块流程图如图3。假设位图内共有N位位图信息，位图内有效数据个数位M个。
[0008]在本解码方式下，处理器占用资源小，但是对于要求处理速度极快的金融行业，从收到数据至数据解码完成输出之间的延迟可达2至3微秒，如果处理器的运行速度较低的话，延迟时间可能会更长。
[0009]从万兆网以太网传输过来的数据单周期是16个字节，如果按着串行的方式去解析每次传输过来的数据，需要进行两次串行解析。
[0010]第一次串行解析需要固定的16个时钟周期，如果交易所的每条消息有K个时钟周期来完成传输，那么解析总延迟最少为K*16个时钟周期。并且浪费巨大的存储资源。
[0011]在解析完网络传输下来后，需要按串行方式对数据按着FAST协议中位图格式进行依次分配。如果该条消息内有Y个位图，则分配完所有数据需要Y个时钟周期。
[0012]所以在整个解析链中，解析一条完整的消息数据总共需要K*16+Y个时钟周期。
技术实现思路
[0013]为克服现有技术的缺陷，本专利技术要解决的技术问题是提供了一种基于FAST协议的万兆通信数据的并行解析方法，其能够避免串行处理方式对数据延迟带来巨大的延迟，实
现硬件并行加速，让客户以更快的方式获取交易所的第一手信息，抢占市场先机，为客户创造利润。
[0014]本专利技术的技术方案是：这种基于FAST协议的万兆通信数据的并行解析方法，用FPGA处理芯片搭建一个硬件并行处理系统，其包括以下步骤：
[0015](1)开始；
[0016](2)数据接收：以156.25M Hz的频率接收到16个字节的数据；
[0017](3)并行数据解码，并行流水作业方式以156.25M Hz的频率输出；
[0018](4)按FAST协议中位图的位置进行数据分配；
[0019](5)结束。
[0020]本专利技术用FPGA处理芯片搭建一个硬件并行处理系统，以156.25M Hz的频率接收到16个字节的数据，并行流水作业方式以156.25M Hz的频率输出，按FAST协议中位图的位置进行数据分配，因此能够避免串行处理方式对数据延迟带来巨大的延迟，实现硬件并行加速，让客户以更快的方式获取交易所的第一手信息，抢占市场先机，为客户创造利润。
[0021]还提供了一种基于FAST协议的万兆通信数据的并行解析装置，用FPGA处理芯片搭建一个硬件并行处理系统，其包括：
[0022]数据接收模块，其配置来以156.25M Hz的频率接收到16个字节的数据；
[0023]解码模块，其配置来进行并行数据解码，并行流水作业方式以
[0024]156.25M Hz的频率输出；
[0025]数据分配模块，其配置来按FAST协议中位图的位置进行数据分配。
附图说明
[0026]图1示出了现有技术的万兆以太网传输系统中数据处理方法的流程图。
[0027]图2示出了图1中数据解码的流程图。
[0028]图3示出了图1中按位图进行数据分配的流程图。
[0029]图4示出了根据本专利技术的基于FAST协议的万兆通信数据的并行解析方法的流程图。
[0030]图5示出了图4中数据解码的流程图。
[0031]图6示出了图4中按位图进行数据分配的流程图。
具体实施方式
[0032]如图4所示，这种基于FAST协议的万兆通信数据的并行解析方法，用FPGA处理芯片搭建一个硬件并行处理系统，其包括以下步骤：
[0033](1)开始；
[0034](2)数据接收：以156.25M Hz的频率接收到16个字节的数据；
[0035](3)并行数据解码，并行流水作业方式以156.25M Hz的频率输出；
[0036](4)按FAST协议中位图的位置进行数据分配；
[0037](5)结束。
[0038]本专利技术用FPGA处理芯片搭建一个硬件并行处理系统，以156.25M Hz的频率接收到16个字节的数据，并行流水作业方式以156.25M Hz的频率输出，按FAST协议中位图的位置
进行数据分配，因此能够避免串行处理方式对数据延迟带来巨大的延迟，实现硬件并行加速，让客户以更快的方式获取交易所的第一手信息，抢占市场先机，为客户创造利润。
[0039]本专利技术中省去了缓存部分。所要实现的就是在数据以156.25M的频率接收到16个字节以后，按并行流水作业方式以156.25M的频率输出，做到无缓存，低延迟解码。
[0040]优选地，所述步骤(3)包括以下分步骤，其中步骤(3.3)、(3.6)、(3.9)并行执行：
[0041](3.1)开始；
[0042](3.2)接收16个字节；
[0043](3.3)计算完整数据个数c；
[0044](3.4)c打一拍给c1，打一拍就是系统时钟对外部信号采样一次，把采样的结果数据做为下一步的控制状态；
[0045](3.5)c1打一拍给c2，跳转到步骤(3.10)；
[0046](3.6)标志位依次相加赋值a；
[0047](3.7)数据拼接为32字节，按a中计算各数据左移量b；
[0048](3.8)各数据按b依次左移并取高16个字节，跳转到步骤(3.10)；
[0049](3.9本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.基于FAST协议的万兆通信数据的并行解析方法，其特征在于：用FPGA处理芯片搭建一个硬件并行处理系统，其包括以下步骤：(1)开始；(2)数据接收：以156.25M Hz的频率接收到16个字节的数据；(3)并行数据解码，并行流水作业方式以156.25M Hz的频率输出；(4)按FAST协议中位图的位置进行数据分配；(5)结束。2.根据权利要求1所述的基于FAST协议的万兆通信数据的并行解析方法，其特征在于：所述步骤(3)包括以下分步骤，其中步骤(3.3)、(3.6)、(3.9)并行执行：(3.1)开始；(3.2)接收16个字节；(3.3)计算完整数据个数c；(3.4)c打一拍给c1，打一拍就是系统时钟对外部信号采样一次，把采样的结果数据做为下一步的控制状态；(3.5)c1打一拍给c2，跳转到步骤(3.10)；(3.6)标志位依次相加赋值a；(3.7)数据拼接为32字节，按a中计算各数据左移量b；(3.8)各数据按b依次左移并取高16个字节，跳转到步骤(3.10)；(3.9)判断当前16字节中未用字节，跳转到步骤(3.7)；(3.10)将新解码的c2个数据存入寄存器队列d，并输出c2；(3.11)结束。3.根据权利要求2所述的基于FAST协议的万兆通信数据的并行解析方法，其特征在于：所述步骤(4)包括以下分步骤，其中步骤(4.3)、(4.7)并行执行：(4.1)开始；(4.2)读取位图并计算出位图中该消息数据总个数并锁存为e，并累加c2得出f；(4.3)判断f>e是否成立，是则执行步骤(3.4)，否则执行步骤(3.2)；(4.4)跳转到下一个位图位置，并按各个数据自己的j位置进行分配；(4.5)各个数据位去掉FAST协议中的标志位；(4.6)输出数据，跳转步骤(4.8)；(4.7)锁存位图数据依次计算出位图中各有效位的位置，跳转步骤(4.4)；(4.8)结束。4.基于FAS...
【专利技术属性】
技术研发人员：郭高攀，
申请(专利权)人：中科亿海微电子科技苏州有限公司，
类型：发明
国别省市：
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