半导体器件以及用于制造其的方法技术

本申请公开了一种半导体器件以及用于制造其的方法。一种半导体器件包括：衬底，其包括第一有源区、第二有源区以及位于第一有源区与第二有源区之间的隔离区；以及栅极层，其横跨在第一有源区、第二有源区和隔离区上，其中，栅极层包括与第一有源区重叠的第一杂质掺杂部分、与第二有源区重叠的第二杂质掺杂部分以及位于第一杂质掺杂部分与第二杂质掺杂部分之间的扩散阻挡部分。间的扩散阻挡部分。间的扩散阻挡部分。

【技术实现步骤摘要】
半导体器件以及用于制造其的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2020年5月18日提交的申请号为10
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2020
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0059191的韩国专利申请的优先权，其通过引用全部并入本文。


[0003]本专利技术的各种实施例总体而言涉及一种半导体器件以及用于制造其的方法，并且更具体地，涉及应用了双多晶硅栅极的半导体器件以及用于制造该半导体器件的方法。

技术介绍

[0004]在最近的CMOS制造工艺中，当使用多晶硅栅电极时，正在应用双聚栅极(DPG)，该双聚栅极通过向NMOS区注入N型杂质和向PMOS区注入P型杂质以与它们的功函数相匹配来将晶体管的阈值电压诱导到预定范围。然而，双聚栅极存在一个问题，即注入的杂质可能会通过后续的加热工艺从栅极区扩散到相邻的区域，这可能会使相反类型晶体管的性能劣化。

技术实现思路

[0005]本专利技术的实施例针对一种能够防止晶体管性能劣化的半导体器件以及用于制造该半导体器件的方法。
[0006]根据本专利技术的一个实施例，一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其包括：衬底，所述衬底包括第一有源区、第二有源区以及位于所述第一有源区与所述第二有源区之间的隔离区；以及栅极层，所述栅极层横跨在所述第一有源区、所述第二有源区和所述隔离区之上，其中，所述栅极层包括：第一杂质掺杂部分，所述第一杂质掺杂部分与所述第一有源区重叠，第二杂质掺杂部分，所述第二杂质掺杂部分与所述第二有源区重叠，以及扩散阻挡部分，所述扩散阻挡部分位于所述第一杂质掺杂部分与所述第二杂质掺杂部分之间。2.根据权利要求1所述的半导体器件，其中，所述扩散阻挡部分与所述隔离区重叠。3.根据权利要求1所述的半导体器件，其中，彼此面对的所述第一有源区的边缘和所述扩散阻挡部分的边缘间隔开预定的距离。4.根据权利要求1所述的半导体器件，其中，彼此面对的所述第一有源区的边缘与所述扩散阻挡部分的边缘之间的距离比所述第一有源区的边缘与在相反侧上的所述扩散阻挡部分的边缘之间的距离短。5.根据权利要求1所述的半导体器件，其中，彼此面对的所述第二有源区的边缘和所述扩散阻挡部分的边缘间隔开预定的距离。6.根据权利要求1所述的半导体器件，其中，彼此面对的所述第二有源区的边缘与所述扩散阻挡部分的边缘之间的距离比所述第二有源区的边缘与在相反侧上的所述扩散阻挡部分的边缘之间的距离短。7.根据权利要求1所述的半导体器件，其中，所述扩散阻挡部分的宽度比彼此面对的所述第一有源区的边缘与所述第二有源区的边缘之间的距离小。8.根据权利要求1所述的半导体器件，其中，所述扩散阻挡部分包括未掺杂区。9.根据权利要求1所述的半导体器件，其中，所述扩散阻挡部分包括中性区。10.根据权利要求1所述的半导体器件，其中，所述栅极层包括多晶硅。11.根据权利要求1所述的半导体器件，其中，所述第一杂质掺杂部分和所述第二杂质掺杂部分具有不同的扩散系数。12.根据权利要求1所述的半导体器件，其中，所述第一杂质掺杂部分和所述第二杂质掺杂部分具有相反的导电类型。13.根据权利要求1所述的半导体器件，其中，所述第一有源区是NMOS区，并且所述第一杂质掺杂部分包括N型杂质。14.根据权利要求1所述的半导体器件，其中，所述第二有源区是PMOS区，并且所述第二杂质掺杂部分包括P型杂质。15.根据权利要求1所述的半导体器件，其中，所述第一有源区和所述第二有源区的所述衬底包括凹陷图案，并且所述栅极层间隙填充所述凹陷图案。16.根据权利要求1所述的半导体器件，其中，所述第一有源区和所述第二有源区的所述衬底包括鳍形图案，并且所述栅极层覆盖所述鳍形图案的上部。17.一种用于制造半导体器件的方...

【专利技术属性】
技术研发人员：刘建，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：