一种基于网络拓扑顺序的电路门尺寸优化方法技术

一种基于网络拓扑顺序的电路门尺寸优化方法，包括以下步骤：根据电路的连接关系，对整体电路进行分组；完成分组后，分别对每一个分组的电路进行优化；合并每个分组电路的优化处理结果，将替换的电路单元应用到整体电路中，完成整体电路的门尺寸优化。本发明专利技术的基于网络拓扑顺序的电路门尺寸优化方法，既保证了优化精度，又避免了传统的基于数学形式的优化算法需要对结果进行取整的问题，同时提高了门尺寸优化问题的求解速度。优化问题的求解速度。优化问题的求解速度。

【技术实现步骤摘要】
一种基于网络拓扑顺序的电路门尺寸优化方法


[0001]本专利技术涉及电子设计自动化（Electronic Design Automation，EDA）
，尤其涉及一种基于网络拓扑顺序的离散门尺寸（Gate Sizing）优化算法。

技术介绍

[0002]EDA（Electronic Design Automation）借助电子计算机，利用一系列软件工具完成集成电路等电子系统的自动化设计。其主要目标是将高层次的硬件描述语言转化成可实现的电路设计，在功能正确的前提下满足时序、功耗和面积等一系列约束。EDA工具极大的提升了电路设计的效率，缩短了设计周期，节约了设计成本。随着集成电路规模的不断增长，如何快速可靠的实现高层次描述到电路的转换，成为EDA领域的一大挑战。研究并实现高性能的算法模型对突破EDA领域的技术封锁、实现行业的深化发展无疑具有重要意义。
[0003]通常电路综合会给出一个原始的抽象电路（逻辑或物理）设计，其中包含的电路单元具有某一尺寸。对于一个特定的单元而言，它在单元库中对应多个逻辑功能相同但尺寸不同的实现。使用不同的单元实现对电路的时序、功耗和面积等都会造成不同的影响。通过选取不同单元的组合来满足电路的时序、功耗和面积等设计约束的过程，就是调整单元尺寸的过程，即门尺寸优化。它是平衡电路性能和功耗的重要手段之一。随着集成电路规模的不断增长，如何在有限的时间内计算出满足时序等约束的解，同时尽可能减少面积和功耗，给门尺寸优化问题带来了巨大挑战。目前寻求特定约束下的门尺寸优化解需要平衡运行时长和优化结果，在超大规模集成电路的背景下，仍然是学术界与工业界都在积极探索的优化问题。
[0004]早在上个世纪90年代前后，研究者们通过数学建模和分析，将晶体管尺寸优化问题转化为几何规划（geometric programing）或凸规划（convex programing）问题进行求解。随着集成电路规模的增长，直接求解几何规划或凸规划问题在运行时间上变得不可接受。为缓解这一限制，Chen等人利用拉格朗日松弛（Lagrangian relaxation）和次梯度法(subgradient method)对求解约束进行了简化。尽管如此，这些方法仍然无法适应快速增长的电路规模。为进一步加速计算，有学者提出延迟预算法。该方法通过预算的方式分配延迟约束到每一个电路单元，使得各个电路单元可以独立计算各自约束下的最小尺寸。这在很大程度上缩小了求解规模，因而其计算速度也是相对最快的。然而这些方法在求解过程中用到的对门尺寸连续性的假设，在实际电路设计中很可能无法满足。尤其是在ASIC设计中，通常都会使用预设的标准单元库，库中定义的单元尺寸是离散的。因而在近年来的研究中，学者们开始尝试适合离散单元的方法进行优化,如分支界定（branch
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and
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bound）法、动态规划（dynamic programing）法和基于敏感性分析的（sensitivity
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based）方法。
[0005]离散域上的门尺寸优化已被证明是一个NP难题。因此迄今为止，对该问题的求解只能寻找近似解，而无法给出有效的精确解法。在商用工具中，一般首要的指标是保证无违例（violation，主要指slack、slew和maximum capacitance这三方面），在这一前提下再考虑寻找泄漏功耗（leakage power）低、总面积小的解。Synopsys（新思科技）提出了一个数值
求解框架用作门尺寸优化。该方法每次选取部分电路，根据其RC（电阻电容）模型，估计门延时和线延时，并将其表示为多项式形式，交由数值求解器求解。不断重复这一过程直到整个电路都被处理，即完成一次迭代；不断重复整个过程直到迭代结束。总体而言，该方法在多数情况下都可以求得合理解，但是仍然存在几点不足。其一，数值求解器中存在较多参数，这些参数的取值很大程度上依赖人工经验；其二，求解的结果和运行时长都具有一定的随机性，与初始解的选取有关；其三，数值求解器的计算量较大，随着电路规模的增长，整体求解时间将快速上升。
[0006]总结而言，不论是在学术界或是工业界，门尺寸优化问题都取得了一定的成果。基于门尺寸连续性假设的方法在数学上具有优雅的表达形式，但是求解结果面临取整的问题。严格的取整算法将使耗时显著增加，而简单的取整方式往往导致求解结果的恶化。基于离散门尺寸的方法则需要直接求解一个NP难题，通过平衡运行时间和优化结果得到近似解，因而不论是在求解结果上或是运行时间上都存在优化的空间。

技术实现思路

[0007]为了解决现有技术存在的不足，本专利技术的目的在于提供一种基于网络拓扑顺序的电路门尺寸优化方法，通过使可行解沿着网络拓扑结构传播的方式来快速求解门尺寸优化问题。既保证了优化精度，又避免了传统的基于数学形式的优化算法需要对结果进行取整的问题，同时提高了门尺寸优化问题的求解速度。
[0008]为实现上述目的，本专利技术提供的基于网络拓扑顺序的电路门尺寸优化方法，包括以下步骤：根据电路的连接关系，对整体电路进行分组；完成分组后，分别对每一个分组的电路进行优化；合并每个分组电路的优化处理结果，将替换的电路单元应用到整体电路中，完成整体电路的门尺寸优化。
[0009]进一步地，所述根据电路的连接关系，对整体电路进行分组的步骤，还包括，从路径的输入信号端开始，将与之连接的输出端及输出端所在的网络划入同一分组，直至路径的终点。
[0010]进一步地，所述完成分组后，分别对每一个分组的电路进行优化的步骤，还包括，将同一分组下的电路进行单独提取，沿着逆信号流的方向对电路网络进行分级；确定网络分级后，从初级网络开始初始化可能解；所有可能解在网络内传播至网络的驱动端；完成网络间传播后，若当前所在的网络为顶级网络，根据时序约束条件选择最优解作为优化结果。
[0011]进一步地，所述单独提取同一分组下的电路，沿着逆信号流的方向对电路网络进行分级的步骤，还包括，级数从0开始，每经过一个电路单元则级数增加一级；网络包括一个驱动端和若干接收端，所述驱动端的级数为所有接收端级数的最大值。
[0012]进一步地，所述所有可能解在网络内传播至网络的驱动端的步骤，还包括，
将结点的线模型等效为RC模型，可能解沿着线传播。
[0013]进一步地，所述所有可能解在网络内传播至网络的驱动端的步骤，还包括，提取不同分支的可能解进行合并，合并后的可能解进行电容加和。
[0014]进一步地，还包括，对不满足电路约束的可能解和冗余解进行剪枝。
[0015]更进一步地，所述完成网络间传播后，若当前所在的网络为顶级网络，根据时序约束条件选择最优解作为优化结果的步骤，还包括，若当前所在的网络非顶级网络，则网络级数加1，从分级网络中取新一级网络继续优化。
[0016]为实现上述目的，本专利技术还提供一种电子设备，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于网络拓扑顺序的电路门尺寸优化方法，其特征在于，包括以下步骤：根据电路的连接关系，对整体电路进行分组；完成分组后，根据电路网络拓扑顺序分别对每一个分组的电路进行优化；合并每个分组电路的优化处理结果，将替换的电路单元应用到整体电路中，完成整体电路的门尺寸优化。2.根据权利要求1所述的基于网络拓扑顺序的电路门尺寸优化方法，其特征在于，所述根据电路的连接关系，对整体电路进行分组的步骤，还包括，从路径的输入信号端开始，将与之连接的输出端及输出端所在的网络划入同一分组，直至路径的终点。3.根据权利要求1所述的基于网络拓扑顺序的电路门尺寸优化方法，其特征在于，所述完成分组后，根据电路网络拓扑顺序分别对每一个分组的电路进行优化的步骤，还包括，将同一分组下的电路进行单独提取，沿着逆信号流的方向对电路网络进行分级；确定网络分级后，从初级网络开始初始化可能解；所有可能解在网络内传播至网络的驱动端；完成网络间传播后，若当前所在的网络为顶级网络，根据时序约束条件选择最优解作为优化结果。4.根据权利要求3所述的基于网络拓扑顺序的电路门尺寸优化方法，其特征在于，所述单独提取同一分组下的电路，沿着逆信号流的方向对电路网络进行分级的步骤，还包括，级数从0开始，每经过一个电路单元则级数增加一级；网络包括一个驱动端和若干接收端，所述驱动端的级数为所有接...

【专利技术属性】
技术研发人员：叶旻渊，陈刚，
申请(专利权)人：南京集成电路设计服务产业创新中心有限公司，
类型：发明
国别省市：