1T1C SRAM制造技术

描述了存储器电路和方法，其提供与高密度动态存储器（ＤＲＡＭ），如１Ｔ１Ｃ（１晶体管和１电容器）存储器单元的接口，从而提供了与静态存储器（ＳＲＡＭ）的完全兼容性。所述电路克服了ＤＲＡＭ的、如与恢复和刷新相联系的缺陷，所述缺陷已经阻碍了针对ＳＲＡＭ兼容器件的对ＤＲＡＭ核心的全面利用。所述电路可单独地或更优选地组合地结合本发明专利技术的许多方面，包括用于限制最大页面模式周期时间的脉冲化字线结构、带有任选地址缓冲的地址持续期比较功能、以及在写控制信号禁止之后开始写操作的迟写功能。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉参考这个申请提出对于2003年7月14日提交的U.S.临时申请序号60/487,508的优先权要求，其全部内容通过引用结合在此。有关在联邦发起的研究或开发的声明不适用在光盘上所递交的材料的引用结合不适用受到版权保护的材料的通知在美国及其他国家的版权法之下，这个专利文件中的部分材料受到版权保护。版权的所有者并不反对对专利文件或专利公开的任何一个的复制，因为其出现在美国专利和商标局公开可得到的文件或记录中，然而无论如何却保留所有的版权权利。版权所有者在此并不放弃使这个专利文件保持秘密的任何权利，包括但不局限于依据37 C.F.R.§1.14的权利。
技术介绍
1.专利
这个专利技术总体上属于半导体存储器，并且更具体地属于具有静态存储器接口的动态存储器。2.相关技术的说明静态随机存取存储器(SRAM)电路提供高速的数据存取，同时只要电路上保持有功率，则保持数据。然而，静态SRAM单元结构典型地需要至少六个晶体管，其限制了在给定大小的小片(die)上可以制造的存储器单元的数目。另一方面，动态RAM(DRAM)可以被很密集地封装，因为每个存储器单元仅需要单个晶体管和电容器。然而，动态RAM需要附加的支持电路并且具有限制其使用的其它特性。例如，最快速动态存储器的存取时间典型地比快速静态存储器要慢得多，这是由于读取单元的状态需要一时间段来允许来自小存储电容的足够电荷存储在读取电路的电容中。此外，从动态存储器进行的读取是破坏性的，其中写或恢复操作必须跟随每个读操作。进一步，需要对单元状态的周期性刷新，以便于响应于改变所存电压值的泄漏电流，数据并不丢失。这些恢复和刷新操作增加了对存储器的最大存取时间，因为其在恢复和刷新期间是不可用的。在许多情况下已利用试图隐藏器件动态特性的内部刷新电路来实施动态存储器。想法是利用由接口逻辑所隐藏的刷新和重写问题，对于电路，DRAM可以看起来好像它是SRAM。看起来基本上类似于SRAM器件的这些DRAM器件经常被称为1T1C SRAM器件，这是表示它们动态存储器特性的标记。使用从操作上类似于SRAM的DRAM是有吸收力的，因为即使包括内部刷新逻辑的开销的DRAM也可以在比SRAM所需要的小的小片面积上制造。1T1C(1晶体管1电容器)SRAM是一种提供高存储密度同时结合SRAM类似接口的存储器类型。然而，就使用1T1C SRAM代替传统的SRAM而言，仍保留许多兼容性问题。(a)无效地址问题不像DRAM器件可以出现“无效地址”情况，SRAM器件的存储器地址总是有效的。由于SRAM芯片不需要恢复和刷新操作，所以所需要的输出总是可用的。然而，在DRAM中，当地址没有足够的时间保持有效以允许恢复操作时，不可能产生输出且单元信息将丢失。图1描述针对不同地址时段的时序。如图中所示，当芯片选择变成激活(active)(信号CSB变成低电平)之后，存储器地址的持续期可以变化。然而，取决于地址的持续时间段，在使用1T1C SRAM时可以出现几个导致无效地址的问题。(i)短的地址有效时段当地址的持续期短于最小tRC时，单元数据被提供不充足的时间用来恢复(A)。最小tRC是完成包括电荷恢复操作的DRAM读操作所需要的最小时间。(ii)长的地址有效时段当地址的持续期足够长，得以完成任何DRAM操作时，不引起任何问题(B)。(iii)过长的地址时段当地址的持续期过长，典型地长于几微秒时，字线信号的提升水平可降低且单元恢复水平可降级。(b)刷新隐藏问题由于1T1C SRAM具有SRAM接口，所以控制信号并没有像在传统DRAM中那样被接收用于激励刷新操作，即使由于使用DRAM的有泄漏单元而需要单元刷新操作。内部电路执行刷新操作。然而，可以在任何时间产生出于刷新目的的、对单元的存取，如由图2中所示。(c)页面模式问题可以使用称为页面周期模式的快速存取模式，其中数据在同一行中被存取，而无需改变行地址，由此改善1T1C SRAM的性能。图3描述了页面模式1T1C SRAM的时序。第一数据在tRC时间延迟内获取，但是在同一行中的第二数据在典型地比时段tRC短得多的时间段内获取。因此将可以理解，许多DRAM问题可以提出与电路相联系的问题。典型地通过如下来处理这些问题修改器件规格说明书以保证1T1CSRAM器件操作，从而掩饰无效地址和刷新隐藏问题。即，对不足以提供与SRAM芯片的完全兼容性的1T1C SRAM控制时序施加一些限制，且因此限制了这些存储器器件的适用性。下述概括了对存取1T1C SRAM器件所施加的典型限制。(a)规定限制以确保足够的地址建立及保持时间，以便于检测有效地址。该限制试图克服无效地址问题，然而，它没有必要地强化了建立和保持时间的延长的时序余量，对于大多数存储器存取，其并不是必要的。(b)也规定限制以确保地址在足够的时间段内可用，以满足基本的DRAM限制。然而，这个办法仍然无法提供与真实SRAM器件的完全兼容性，并且使电路负担有附加的存储器存取限制。(c)对地址偏离施加经常是相当严格的限制。(d)对为防止错误的存储器操作而要被避免的时序实例施加限制。图4描述了在1T1C SRAM存储器器件内的传统脉冲化字线方案。存取命令(即读或写)和/或地址由地址缓冲器和命令缓冲器接收。ATD发生器检测地址转换，而CMD发生器产生命令。响应于ATD发生器和CMD发生器，Addi块从内部产生有效地址。解码器对有效内部地址进行解码并且块编码块选择有效存储器阵列块。感测控制块产生BLSA(位线感测放大器)控制信号和其它相关的信号。WL发生器(字线发生器)工作以使能DRAM单元阵列的字线。S/A使能块产生BLSA使能信号。在读或写操作期间，延迟电路块产生用于单元恢复的被保证的延迟时间，而恢复结束块产生(EOR)恢复结束(End of Restore)信号。当读或写存取操作结束时，EOR信号禁止字线和感测控制块信号。然后芯片进入备用模式。图5是传统刷新方案的方框图。执行存取(读或写)并且地址缓冲器、命令缓冲器、ATD发生器、CMD发生器及Addi如图4中所说明而工作。激活和刷新仲裁器块确定是否执行读或写操作或刷新操作。当刷新控制块请求刷新操作时，可以出现下述情况。情况1-在这种情况下，芯片处于备用模式，且执行刷新。情况2-在这种情况下，芯片执行读或写操作，其中刷新操作被延迟直至读或写操作结束。情况3-在这种情况下，读或写命令与刷新请求冲突，其中仲裁器决定次序。解码器块对有效内部地址进行解码，并且块编码块选择有效存储器阵列块。图6是传统的迟写(late write)方案的方框图。执行存取(读或写)且地址缓冲器、命令缓冲器、ATD发生器、CMD发生器及Addi如图4和图5中所说明而工作。响应于写命令，当前地址被锁存在地址锁存器块中并且当前数据被锁存在数据进入锁存器块中。如果芯片先前执行了写命令，则Addi块从内部产生有效地址(即它是来自锁存器的N-1写地址)。如果芯片未执行先前写命令，则将不再执行操作。如果芯片先前执行了写命令，则写驱动器块驱动写入(数据进入)数据(即它是来自锁存器的N-1数据进入)。针对WL发生器块的行(WL)选择，行解码器块对有效内部地址进行解码。针对CSL发生器的列(CSL)选择，列解码器本文档来自技高网...

【技术保护点】
一种存储器电路，具有配置用来仿真静态存储器的动态存储器单元，包括：　　　　动态存储器单元阵列；　　　　内部地址产生电路，配置成接收地址和命令信息并且产生内部地址；　　　　解码器电路，用于接收所述内部地址并且控制对所述动态存储器单元的存取；以及　　　　装置，当被所述解码器电路触发时用于产生到所述动态存储器的字线输出，并且其在非页面模式下响应于最大周期时间（ｔＲＣ）或在页面模式下响应于最大页面模式周期时间（ｔＰＭＲＣ）而终止。

【技术特征摘要】
【国外来华专利技术】US 2003-7-14 60/487,5081.一种存储器电路，具有配置用来仿真静态存储器的动态存储器单元，包括动态存储器单元阵列；内部地址产生电路，配置成接收地址和命令信息并且产生内部地址；解码器电路，用于接收所述内部地址并且控制对所述动态存储器单元的存取；以及装置，当被所述解码器电路触发时用于产生到所述动态存储器的字线输出，并且其在非页面模式下响应于最大周期时间(tRC)或在页面模式下响应于最大页面模式周期时间(tPMRC)而终止。2.根据权利要求1所述的存储器电路，其中所述动态存储器单元包括用于每个存储器位的单个晶体管和电容器(1T1C)。3.根据权利要求1所述的存储器电路，进一步包括用于比较外部地址持续期与内部持续期以检测无效地址持续期并忽略相联系的操作的装置。4.根据权利要求1所述的存储器电路，进一步包括用于在禁止写控制信号之后开始写操作的装置。5.一种存储器器件，包括多个动态随机存取存储器(DRAM)单元；以及耦合到所述DRAM单元并且具有用于执行读、写和刷新操作的电路的接口电路，其结合了配置成执行下述之一或更多的电路响应于页面和非页面模式的脉冲化字线操作，用来提供刷新隐藏，地址持续期比较，用于忽略与无效长度地址相联系的操作，在禁止写控制信号之后执行写操作。6.根据权利要求5所述的存储器器件，其中所述接口电路配置成接收与静态随机存取存储器(SRAM)兼容的地址、数据和控制信号。7.根据权利要求5所述的存储器器件，其中所述动态存储器单元包括用于每个存储器位的单个晶体管和电容器(1T1C)。8.根据权利要求5所述的存储器器件，其中所述接口电路配置成利用脉冲来激励所述字线或在所希望的时间段之后自动将其关断。9.根据权利要求8所述的存储器器件，其中所述接口电路配置成在页面模式下，在达到最大页面模式周期时间(tPMRC)之后，禁止所述字线。10.根据权利要求8所述的存储器器件，其中所述接口电路配置成响应于命令或响应于收到随后地址来禁止所述字线。11.根据权利要求10所述的存储器器件，其中所述接口电路配置成在下一个地址禁止所述字线，如果其在页面模式下，在最大页面模式周期时间(tPMRC)之前出现。12.根据权利要求5所述的存储器器件，其中所述接口电路配置成执行所述地址持续期比较，以便于检测有效地址，并且允许如此存取，其中所述地址在至少内部最小tRC持续期内可用。13.根据权利要求12所述的存储器器件，其中所述地址持续期比较由计数器电路来执行。14.一种存储器器件，包括多个动态随机存取存储器(DRAM)单元；以及耦合到所述DRAM单元且具有用于执行读、写和刷新操作的电路的接口电路；以及地址持续期比较电路，配置成...

【专利技术属性】
技术研发人员：孙正德，
申请(专利权)人：兹莫斯技术有限公司，
类型：发明
国别省市：US[美国]