【技术实现步骤摘要】
半导体器件及其制造方法及包括该器件的电子设备
[0001]本申请是申请号为201610872436.9的中国专利技术专利申请(申请日：2016年9月30日；专利技术名称：半导体器件及其制造方法及包括该器件的电子设备)的分案申请。
[0002]本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
技术介绍
[0003]在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
[0004]但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。另一方面，如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。
技术实现思路
[0005]有鉴于此，本公开的目的至少部分地在于提供一种能够...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层与沟道层之间以及沟道层与第二源/漏层具有由掺杂浓度突变定义的界面；沟道层的外周相对于第一、第二源/漏层的外周向内凹入；以及绕沟道层的外周形成的栅堆叠；其中，栅堆叠包括位于第一源/漏层和第二源/漏层之间的靠近沟道层的第一部分栅堆叠和位于第一源/漏层和第二源/漏层之外远离沟道层的第二部分栅堆叠，所述第一部分栅堆叠的上表面与沟道层的上表面基本共面，所述第一部分栅堆叠的下表面与沟道层的下表面基本共面；所述第二部分栅堆叠的下表面高于所述第一部分栅堆叠的下表面，或者所述第二部分栅堆叠的上表面低于所述第一部分栅堆叠的上表面。2.根据权利要求1所述的半导体器件，其中，掺杂浓度突变从第一或第二源/漏层到沟道层由高变低，其变化量级为10
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1000倍每10纳米。3.根据权利要求1所述的半导体器件，还包括：在衬底上形成的隔离层，其中隔离层的顶面处于沟道层的顶面与底面之间，所述第二部分栅堆叠形成于所述隔离层之上。4.根据权利要求1所述的半导体器件，其中，沟道层与第一、第二源/漏层包括相同的半导体材料。5.根据权利要求4所述的半导体器件，其中，第一、第二源/漏层包括重掺杂的硅，且沟道层包括轻掺杂或未掺杂的硅。6.根据权利要求5所...
【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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