用于总线接口装置的负电压保护制造方法及图纸

本发明专利技术公开了用于总线接口装置的负电压保护。描述了总线接口总线。在总线上，第一逻辑状态由较高电压电平传达并且第二逻辑状态由较低电压电平传达。接口的输出级包括：功率晶体管，该功率晶体管被配置成将较低电压电平驱动至总线上以传达第二逻辑状态；以及在功率晶体管与总线之间的保护装置。保护装置在被导通时将功率晶体管耦接至总线以及在被关断时限制功率晶体管处的负电压偏移。接口的控制电路被配置成在总线电压高于较低电压电平时导通保护装置以及在总线电压处于较低电压电平或者低于较低电压电平时关断保护装置。者低于较低电压电平时关断保护装置。者低于较低电压电平时关断保护装置。

【技术实现步骤摘要】
用于总线接口装置的负电压保护
[0001]相关申请的交叉引用
[0002]本申请要求于2020年5月12日提交的美国临时申请第63/023,387号的权益，该美国临时申请的全部内容通过引用并入本文。


[0003]本专利技术涉及用于诸如局域互联网络(LIN)总线接口、时钟扩展外围设备接口(CXPI)总线接口等基于MOSFET的总线接口的负电压保护，具体地，涉及用于总线的接口、包括所述接口的收发器和电池管理半导体管芯以及与总线接口的方法。

技术介绍

[0004]LIN(局域互联网络)是用于车辆中的部件之间的通信的串行网络协议。LIN总线是用于车载网络的单线双向总线。收发器或类似的装置提供微控制器与物理LIN总线之间的接口。微控制器的逻辑值经由LIN接口的
‘
TxD
’
输入被驱动到LIN总线上，其中在TxD输入上传送的传输数据被转换为LIN总线信号。LIN接口还具有
‘
RxD
’
输出，该
‘
RxD
’
输出将信息从LIN总线读回到微控制器。
[0005]根据LIN规范1.2、1.3、2.0、2.1、2.2和2.2A，在LIN总线上允许两种逻辑状态：显性和隐性。在显性状态中，LIN总线上的电压被设置为接地电平或接近接地电平。在隐性状态中，LIN总线上的电压被设置为电源电压。通过将LIN接口的TxD输入设置为逻辑低电平，该接口在其LIN总线接口引脚上生成显性电平。LIN接口的RxD输出读回LIN总线上的信号并且使用逻辑低信号向微控制器指示显性LIN总线信号。响应于微控制器将接口装置的TxD引脚设置为逻辑高电平，该接口将其LIN总线接口引脚设置为隐性电平。同时，由接口的RxD输出上的逻辑高电平指示LIN总线上的隐性电平。
[0006]双极型晶体管广泛用于LIN接口用于驱动LIN总线。由于较高的成本，双极型晶体管已经随着时间的推移被较不昂贵的MOSFET(金属氧化物场效应晶体管)器件——通常为高压PMOS器件——取代。高压PMOS器件需要保护以免受到出现在LIN总线上的负电压的影响。LIN总线上的电压可在
‑
40V至+45V的范围内。已经使用高压二极管来保护基于高压PMOS的驱动器免受LIN总线上的负电压的危害。然而，高压PMOS器件遭受寄生PNP器件的导通的影响。LIN规范对LIN总线上的电压具有斜坡时间(slope time)要求，因此需要转换速率控制。存在于基于高压PMOS的LIN驱动器中的寄生PNP器件的导通阻碍了转换速率的控制并且增加了LIN驱动器芯片(管芯)中的衬底噪声。
[0007]因此，需要用于基于MOSFET的LIN总线接口的改进的负电压保护。

技术实现思路

[0008]根据用于总线的接口的实施方式，在该总线上，第一逻辑状态由较高电压电平传达并且第二逻辑状态由较低电压电平传达，该接口包括：输出级，该输出级包括：功率晶体管，该功率晶体管被配置成将较低电压电平驱动至总线上以传达第二逻辑状态；以及在功
率晶体管与总线之间的保护装置，该保护装置被配置成：在保护装置导通时将功率晶体管耦接至总线以及在保护装置关断时限制功率晶体管处的负电压偏移；以及控制电路，该控制电路被配置成：在总线电压高于较低电压电平时导通保护装置以及在总线电压处于较低电压电平或者低于较低电压电平时关断保护装置。
[0009]根据电池管理半导体管芯的实施方式，该电池管理半导体管芯包括：逻辑，该逻辑被配置成测量与对电池进行充电和/或放电相关联的一个或更多个参数；以及接口，该接口被配置成经由总线传送针对电池的测量结果，在该总线上，第一逻辑状态由较高电压电平传达并且第二逻辑状态由较低电压电平传达，其中该接口包括：输出级，该输出级包括：功率晶体管，该功率晶体管被配置成将较低电压电平驱动至总线上以传达第二逻辑状态；以及在功率晶体管与总线之间的保护装置，该保护装置被配置成：在保护装置导通时将功率晶体管耦接至总线以及在保护装置关断时限制功率晶体管处的负电压偏移；以及控制电路，该控制电路被配置成：在总线电压高于较低电压电平时导通保护装置以及在总线电压处于较低电压电平或者低于较低电压电平时关断保护装置。
[0010]根据与总线接口的方法的实施方式，在该总线上，第一逻辑状态由较高电压电平传达并且第二逻辑状态由较低电压电平传达，该方法包括：经由具有功率晶体管和保护装置的输出级将较低电压电平驱动至总线上以传达第二逻辑状态，其中，保护装置被配置成：在保护装置导通时将功率晶体管耦接至总线以及在保护装置关断时限制功率晶体管处的负电压偏移；以及控制保护装置的栅极端子处的电压，使得在总线电压高于较低电压电平时导通保护装置以及在总线电压处于较低电压电平或者低于较低电压电平时关断保护装置。
[0011]本领域技术人员在阅读以下详细描述以及在查看附图后将认识到其他特征和优点。
附图说明
[0012]附图中的元件不一定相对于彼此成比例。相似的附图标记指代对应类似的部件。各种示出的实施方式的特征可以进行结合，除非它们互相排斥。在附图中描绘了实施方式，并且在以下的描述中详细说明了实施方式。
[0013]图1示出了局域互联网络(LIN)收发器的实施方式的框图。
[0014]图2更详细地示出了LIN收发器的接口的示意图。
[0015]图3示出了与图2中所示的LIN接口的操作相关联的各种波形。
[0016]图4、图6、图8和图10示出了包括在LIN接口中的控制电路的不同实施方式的示意图。
[0017]图5、图7、图9和图11分别示出了与图4、图6、图8和图10中所示的控制电路的操作相关联的波形。
[0018]图12示出了包括在控制电路中的电荷泵的实施方式的电路示意图。
[0019]图13示出了与图12中所示的电荷泵的操作相关联的各种波形。
[0020]图14至图17示出了控制电路的附加实施方式的示意图。
[0021]图18示出了包括在LIN接口中的保护装置的实施方式的示意图。
[0022]图19示出了半导体衬底的部分截面，在半导体衬底中保护装置的p沟道晶体管器
件共享公共的本体区。
[0023]图20示出了包括LIN接口的电池管理半导体管芯(芯片)的实施方式的框图。
具体实施方式
[0024]本文描述的实施方式提供了用于诸如局域互联网络(LIN)总线接口、时钟扩展外围设备接口(CXPI)总线接口等基于MOSFET的总线接口的负电压保护。基于MOSFET的总线接口的输出(驱动器)级可以包括例如用于根据将要在总线上传达的逻辑状态来驱动总线的电压电平的PMOS功率晶体管器件。例如，在LIN规范1.2、1.3、2.0、2.1、2.2和2.2A的情况下，驱动到总线上的电压电平指示显性状态或隐性状态。保护装置在该保护装置导通时将输出级的功率晶体管耦接至总线并且在保护装置关断时限制功率晶体管处的负电压偏移。本文描述的负电压本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于总线的接口，在所述总线上，第一逻辑状态由较高电压电平传达并且第二逻辑状态由较低电压电平传达，所述接口包括：输出级，所述输出级包括：功率晶体管，所述功率晶体管被配置成将所述较低电压电平驱动至所述总线上以传达所述第二逻辑状态；以及在所述功率晶体管与所述总线之间的保护装置，所述保护装置被配置成：在所述保护装置导通时将所述功率晶体管耦接至所述总线以及在所述保护装置关断时限制所述功率晶体管处的负电压偏移；以及控制电路，所述控制电路被配置成：在所述总线电压高于所述较低电压电平时导通所述保护装置以及在所述总线电压处于所述较低电压电平或者低于所述较低电压电平时关断所述保护装置。2.根据权利要求1所述的接口，其中，所述控制电路被配置成：在所述总线电压低于针对所述较低电压电平的最大允许值且高于0V时关断所述保护装置。3.根据权利要求1所述的接口，其中，所述控制电路被配置成：驱动所述保护装置的栅极端子趋向0V，以使所述总线从所述第一逻辑状态转变为所述第二逻辑状态，并且其中，所述保护装置的栅极端子处的电压确定用于所述总线的所述较低电压电平。4.根据权利要求1所述的接口，其中，所述控制电路包括串联连接的第一p沟道晶体管器件和第二p沟道晶体管器件，所述第一p沟道晶体管器件和所述第二p沟道晶体管器件与所述功率晶体管并联耦接。5.根据权利要求4所述的接口，其中：所述第一p沟道晶体管器件的源极端子和本体区耦接至所述保护装置；所述第一p沟道晶体管器件的漏极端子和栅极端子耦接至所述第二p沟道晶体管器件的源极端子；所述第二p沟道晶体管器件的本体区耦接至所述保护装置；以及所述第二p沟道晶体管器件的栅极端子耦接至所述第二p沟道晶体管器件的漏极端子并且耦接至所述保护装置的栅极端子。6.根据权利要求4所述的接口，其中：所述控制电路还包括串联耦接在所述第二p沟道晶体管器件与接地之间的第一n沟道晶体管器件；所述第一n沟道晶体管器件被配置成：在所述总线电压下降到低于所述第一n沟道晶体管器件的阈值电压时关断；以及所述控制电路被配置成：在所述总线电压下降到低于所述保护装置的阈值电压减去所述第一n沟道晶体管器件的本体二极管的正向电压时关断所述保护装置。7.根据权利要求6所述的接口，其中：所述第一n沟道晶体管器件的源极端子和本体区耦接至接地；所述第一n沟道晶体管器件的漏极端子耦接至所述第二p沟道晶体管器件的漏极端子；以及所述第一n沟道晶体管器件的栅极端子耦接至所述第一n沟道晶体管器件的漏极端子。8.根据权利要求6所述的接口，其中：所述控制电路还包括与所述第一n沟道晶体管器件并联耦接的电荷泵；并且所述电荷泵被配置成：当所述总线处于所述第二逻辑状态时，维持所述保护装置的栅
极端子处的负电压。9.根据权利要求6所述的接口，其中：所述控制电路还包括串联耦接在所述第一n沟道晶体管器件与接地之间的第二n沟道晶体管器件；所述第二n沟道晶体管器件被配置成：在所述总线处于所述第一逻辑状态时关断。10.根据权利要求9所述的接口，其中：所述第一n沟道晶体管器件的源极端子耦接至所述第二n沟道晶体管器件的漏极端子；所述第一n沟道晶体管器件的漏极端子和栅极端子耦接至所述第二p沟道晶体管器件的漏极端子；所述第二n沟道晶体管器件的源极端子和本体区两者以及所述第一n沟道晶体管器件的本体区耦接至接地；以及所述第二n沟道晶体管器件的栅极端子受所述总线的逻辑状态控制，使得在所述总线处于所述第一逻辑状态时所述第二n沟道晶体管器件关断。11.根据权利要求9所述的接口，其中：所述控制电路还包括与所述串联连接的第一n沟道晶体管器件和第二n沟道晶体管器件并联耦接的电荷泵；并且所述电荷泵被配置成：在所述总线处于所述第二逻辑状态时，维持所述保护装置的栅极端子处的负电压。12.根据权利要求6所述的接口，其中，所述控制电路还包括串联连接在所述第二p沟道晶体管器件的漏极端子与所述第一n沟道晶体管器件的漏极端子之间的电阻器。13.根据权利要求6所述的接口，其中，所述控制电路还包括第二n沟道晶体管器件和耦接至所述第二n沟道晶体管器件的漏极端子的电流源。14.根据权利要求13所述的接口，其中：所述第二n沟道晶体管器...

【专利技术属性】
技术研发人员：宫前亨，富田一弘，冈田浩司，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：