一种读取内存中数据的方法和系统技术方案

本发明专利技术公开了一种读取内存中数据的方法，设置与内存控制器主时钟ＭＣＬＫ具有相位差Ｔ↓［ｐｈ］的采样时钟ＤＡＴＡ＿ＣＬＫ，并且包括如下步骤：Ａ．内存控制器在主时钟域下，向内存发送读控制信号和读地址；Ｂ．在采样时钟域下接收内存输出的所述读地址中存储的数据，并缓存所接收的数据；Ｃ．内存控制器在主时钟域下，读取所述缓存的数据。本发明专利技术还公开了一种读取内存中数据的系统。本发明专利技术方案可以解决内存控制器和内存之间的时延可能会导致读取数据错误的问题，并且本发明专利技术方案简单，易于实现。

【技术实现步骤摘要】

本专利技术涉及内存控制
，特别涉及一种读取内存中数据的方法和系统。
技术介绍
随着片上系统(System On Chip，SOC)芯片技术的发展，芯片所需存储器的容量越来越大，仅靠SOC芯片上集成的片上存储器已经难以满足实际需要，况且增加片上存储器的容量会大大增加SOC芯片的成本。为此，常采用片外的内存代替片上存储器供SOC芯片上的硬件模块使用。目前，最常见的内存为同步动态随机存储器(Synchronous Dynamic random accessmemory，SDRAM)。 现有技术读取SDRAM中数据的工作原理如图1所示。SDRAM控制模块101向SDRAM 102输出主时钟(Main Clock，MCLK)。在MCLK的某一个时钟周期内，SDRAM控制模块101向SDRAM发出读取数据的控制信号以及所读取的地址；在MCLK的下一个时钟周期，SDRAM 102将所读取的数据返回SDRAM控制模块101。 由于SDRAM的管脚和SOC芯片的管脚之间存在时延，这些时延包括从SDRAM控制器101到SOC芯片管脚的延时ΔT0、SOC芯片管脚到SDRAM102的延时ΔT1本文档来自技高网...

【技术保护点】
一种读取内存中数据的方法，其特征在于，设置与内存控制器主时钟ＭＣＬＫ具有相位差Ｔ↓［ｐｈ］的采样时钟ＤＡＴＡ＿ＣＬＫ，并且包括如下步骤：Ａ、内存控制器在主时钟域下，向内存发送读控制信号和读地址；Ｂ、在采样时钟域下接收内存输出 的所述读地址中存储的数据，并缓存所接收的数据；Ｃ、内存控制器在主时钟域下，读取所述缓存的数据。

【技术特征摘要】
CN 2007-1-22 200710000386.61.一种读取内存中数据的方法，其特征在于，设置与内存控制器主时钟MCLK具有相位差Tph的采样时钟DATA_CLK，并且包括如下步骤A、内存控制器在主时钟域下，向内存发送读控制信号和读地址；B、在采样时钟域下接收内存输出的所述读地址中存储的数据，并缓存所接收的数据；C、内存控制器在主时钟域下，读取所述缓存的数据。2.根据权利要求1所述的方法，其特征在于，所述设置采样时钟为设置采样时钟的时钟周期T与主时钟的时钟周期相同，采样时钟与主时钟的相位差Tph满足ΔT+Ts＜Tph＜ΔT+T-Th，其中Ts为采样时钟要求的数据建立时间，Th为采样时钟要求的数据保持时间，ΔT为内存和内存控制器之间的时延。3.根据权利要求2所述的方法，其特征在于，所述设置采样时钟为将主时钟信号延时所述Tph时间，所得信号为采样时钟信号。4.一种读...

【专利技术属性】
技术研发人员：李晓强，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11[中国|北京]