编码写屏蔽制造技术

一种存储系统，具有存储控制器和与存储控制器耦合的存储装置。存储控制器向存储装置输出写数据值。存储装置从存储控制器接收写数据值，并且将写数据值与屏蔽键值比较。如果写数据值与屏蔽键值匹配，则存储装置不存储写数据值。如果写数据值不与屏蔽键值匹配，则存储装置存储写数据值。

【技术实现步骤摘要】

本专利技术一般涉及数据传送和存储技术，并且更特别地涉及在存储 系统和访问存储系统的装置中的屏蔽写操作。
技术介绍
现代存储系统中的读和写访问典型地通过多字节数据块的传送 来处理。当从存储系统中读出不到一个完全数据块时，将包含希望 数据的数据块的地址提供给存储系统，并且读出完全数据块。 一般 来说，对于读出多于所需要的数据没有代价。相反，当写入一个小 于完全数据块的值时，重要的是除所写入的值外，存储数据块保持 不变。这点典型地通过两种类型的专门写操作中的一种合并写操作或屏蔽写操作来完成。在合并写操作中(有时称为读-合并-写操作或读_修改-写操作), 存储控制器读出要更新的数据块，以适当偏移将写数据值合并到数 据块中，然后将更新了的数据块写回存储。因为需要两次存储器访 问(读和写)，所以合并写操作相当大地减小存储系统的峰带宽， 并且因此典型地不用在高性能系统中。在屏蔽写操作中，存储控制器向存储子系统发出屏蔽信号，以将 数据块之内的各数据值限制为屏蔽或非屏蔽。存储子系统通过仅存 储非屏蔽数据值而响应。为了传统起见，数据屏蔽的粒度典型地扩 展到字节(即8位)粒度。具有8位或字节粒度的数据屏蔽有时称 为字节屏蔽。虽然字节屏蔽具有需要存储子系统中的附加硬件的缺点(即为了检测和响应屏蔽信号)，但是避免了与合并写操作关联 的双访问性能代价。图1说明一个现有技术字节屏蔽存储系统100,它具有一个存储 控制器101和一个存储子系统103。存储控制器101包括一个主机接 口 105,以从一个访问请求器接收访问请求(REQ)、数据块(DATA) 和屏蔽信息(MASK),和一个存储接口 107，以向存储子系统发出对 应请求、数据块和屏蔽信息。在屏蔽写操作中，经由主机接口 105 连同一个64位屏蔽字和一个屏蔽写请求一起，接收一个64字节写 数据块(512位)。屏蔽字的各位与写数据块的各自字节相对应，并 且如果设置，则指示该字节是一个不在存储子系统之内存储的屏蔽 字节。通过经由请求通路102向存储子系统103发出一个屏蔽写指 令，以及通过经由数据通路104向存储子系统传送写数据块和屏蔽 字，存储控制器101对屏蔽写请求作出响应。数据通路包括用于并 行传送四个数据字节的32条数据线108,和用于传送四个对应屏蔽 位的四条屏蔽线106。因此，按十六个数据传送的顺序向存储子系统 传送完整写数据块和屏蔽字，各传送包括四字节的写数据块和四位 的屏蔽字。存储子系统103由若干分立存储装置MEMm形成，各具有一个请求接口和一个数据接口。各存储装置的请求接口与请求通路102耦合，以接收屏蔽写指令(包括一个地址值)，并且各存储装置的数 据接口与数据通路的各自9位片耦合，以在各十六个数据传送中接 收一个数据字节和对应屏蔽位。对于各数据传送，只有当屏蔽位没 有设置时，各存储装置才将数据字节存储在由地址值所指示的位置 处(按照十六个数据传送中那个所作用的偏移)。现有技术存储系统100的一个缺点是数据通路104中的相当部 分，即每九条中有一条线路专用于屏蔽信号传送。因而，大于10%的数据通路带宽保留为支持字节屏蔽。当装置宽度(即除屏蔽输入 外的存储装置数据接口的宽度)减小时，这个带宽代价变得更坏。例如，如果装置宽度从八位减小到四位，那么20%的数据通路带宽(每 五条信号线中有一条)保留为字节屏蔽。因而，除强加相当带宽代 价外，用于现有技术存储系统100的字节屏蔽技术实际上将存储子 系统103之内的存储装置的装置宽度约束为至少八位。这个装置宽 度约束直接转化为给定生产的存储装置和数据通路宽度的存储大小 约束。例如，假定给定生产的存储装置和32线(除屏蔽线外)的数 据通路宽度的存储容量为512兆位(Mb)，则按点对点方式与存储 控制器耦合的存储器的总容量为512Mb* (32/8)=2千兆位(Gb )。如 图1虚线轮廓中装置MEMr2所示，虽然可以与数据通路104耦合一个 附加组的存储装置，但是附加信号线连接实际上将数据通路104转 换成多点总线。与点对点布置比较，多点总线布置具有不同的并且 有时相当欠希望的信令特征。附图说明在附图的图中，借助于例子来说明本专利技术，但不作为对本专利技术的 限制，其中相同标号指示类似元件，并且其中 图1说明现有技术字节屏蔽存储系统；图2说明按照本专利技术的一个实施例的存储控制器之内的操作的 方法；图3说明按照本专利技术的一个实施例的存储子系统之内的操作的方法；图4说明按照本专利技术的一个实施例的存储系统；图5说明按照本专利技术的一个实施例的存储装置；图6说明按照本专利技术的一个实施例的图4的屏蔽逻辑；图7说明用于通过图4的存储控制器传输写数据块的示例性流水线；图8说明按照本专利技术的一个实施例的图6的键发生器的操作；图9说明按照本专利技术的一个实施例的键发生器；图IO说明在图4的存储控制器与存储子系统之间的数据通路上传送字节大小的写数据值的示例性定时图；图ll说明在使用图IO的数据传送方案的单级存储装置中能达到 的存储容量；图12说明本专利技术的一个可选择实施例中的数据传送方案，它能 够使存储子系统的每级存储容量相当大地增加；图13说明在使用图12的数据传送方案的单级存储装置中能达到 的存储容量；图14说明按照本专利技术的一个实施例的串行传送存储控制器的数 据端口；图15说明可以用于图14的数据端口之内的串行化电路的示例性 实施例；图16说明按照本专利技术的 一个实施例的串行传送存储装置；图17说明按照本专利技术的一个实施例的键选择存储控制器的操作；图18说明应用于示例性的写数据块和对应屏蔽字的两阶段屏蔽 写操作；图19说明在图18的两阶段屏蔽写操作的各阶段之前和之后的存 储子系统的内容；图2 0说明按照本专利技术的 一 个实施例的键选择屏蔽逻辑电路；图21说明通过图20的键选择电路实现的示例性状态图； 图22说明按照本专利技术的一个实施例的图20的键选择电路； 图2 3说明按照本专利技术的 一个键选择实施例的存储装置； 图24说明将一个写数据块分成两个子块的示例性空间分割； 图25说明将一个写数据块分成两个子块的示例性时间分割；和 图26说明可以用于本专利技术的一个键选择存储系统之内的键选择 器的示例性编码。具体实施方式在以下描述及在附图中，陈述特定术语和图符，以提供对本专利技术 的完全理解。在有些实例中，术语和符号可能意指不需要实践本发 明的特定细节。例如，电^各元件或电路块之间的互连可以表示或描 述为多导体或单导体信号线。各多导体信号线可选择地为单导体信 号线，并且各单导体信号线可选择地为多导体信号线。表示或描述 为单端的信号和信令通路也可以有差异，反之亦然。类似地，描述 或画出具有高态有效或低态有效逻辑电平的信号在选择实施例中可 以具有相反的逻辑电平。作为另一例，描述或画出包括金属氧化物 半导体(MOS)晶体管的电路可选择地使用双极技术或任何其他技术 实现，其中可以得到受信号控制的电流。关于术语，当信号驱动成 低或高逻辑状态(或充电到高逻辑状态或放电到低逻辑状态)，以 指示一个特定条件时，信号称为断定。相反，信号称为非断定，以指示信号驱动(或充电或放电)成除断定状态外的状态(包 括高或低逻辑状态，或当信号驱动电路跃变到高阻抗条件，例如开 漏极或开集电极条件时可能发生的浮动本文档来自技高网...

【技术保护点】
一种在存储装置内的操作方法，包括：　　　　接收数据值块；　　　　确定是否任何数据值表示屏蔽键；以及　　　　将那些不表示屏蔽键的数据值写入到存储器。

【技术特征摘要】
US 2003-1-13 60/439,666;US 2003-3-11 10/386,236;US1. 一种在存储装置内的操作方法，包括接收数据值块；确定是否任何数据值表示屏蔽键；以及将那些不表示屏蔽键的数据值写入到存储器。2. 根据权利要求l的方法，其中所述确定包括将所述数据值块与预定的至少一个屏蔽键进行比较，以及识别作为那些对应于所 述预定的至少 一 个屏蔽键的数据值的屏蔽数据值。3. 根据权利要求l的方法，其中所述方法还包括以两段操作来接收所述数据值块的两个副本；以及基于所述两个副本之间的数据不匹配，调整屏蔽数据值以便检测。4. 根据权利要求l的方法，其中所述确定是否任何数据值表示 屏蔽键包括从数据值中检测 一 组预定码中的 一 个。5. 根据权利要求l的方法，其中所述确定是否任何数据值表示 屏蔽键包括检测不能与有效数据值对应的码。6. —种存储装置，包括 存储阵列；接口，接收数据值块；以及电路，从数据值中识别是否所述数据值块中的任何数据值指示屏 蔽操作，并作出响应，将除了那些指示屏蔽搡作的数据值外的所有 数据值写入到所述存储阵列。7. 根据权利要求6的存储装置，其中所述电路适于过滤每个数 据值以检测与一组预定码中的一个的对应关系，并且当不对应时， 作出响应，将该数据值写入到所述存储阵列。8. 根据权利要求7的存储装置，其中所述电路还包括屏蔽键表 和比较器，并且其中所述电路通过将每个数据值与所述屏蔽键表中的多个预定值的每 一 个进行比较来检测对应关系，以识别...

【专利技术属性】
技术研发人员：理查德E佩雷戈，费德里克A韦尔，
申请(专利权)人：拉姆伯斯公司，
类型：发明
国别省市：US[美国]