本发明专利技术提出一种面向微纳星载计算机的多总线架构装置及其控制方法：所述多总线架构装置包括处理单元，反熔丝FPGA和监控单元；装置共有三种工作状态：正常工作状态、故障工作状态和全速工作状态；本发明专利技术实现系统多总线数据的融合和共享，通过高低速总线配合使用优化资源配置，降低系统功耗,提高系统资源利用率和系统可靠性在主机和备份机内部以及主机和备机之间创建桥接链路，利用总线的交叉备份实现系统的信息交互和容错功能；解决现有星载计算机多种总线数据不能有效交互的问题，桥接链路可以直接用于主备机之间的信息交互，提高了系统的集成度。统的集成度。统的集成度。
【技术实现步骤摘要】
一种面向微纳星载计算机的多总线架构装置及其控制方法
[0001]本专利技术属于星上数据传输和处理，具体地，涉及一种面向微纳星载计算机的多总线架构装置及其控制方法。
技术介绍
[0002]近年来，随着空间探索不断推进，对空间技术的研究与发展也在不断进步，空间任务逐渐多样化以及复杂化，在这种背景下，卫星系统的功能在不断完善与提高，这使得星上各处理器之间、星载计算机和载荷之间的数据交互、信息网络变得愈加复杂，需要更高的系统性能来完成即定的任务。面对数据量大、环境复杂的情况，需要解决星上数据传输和处理的快速性和可靠性问题，这对负责星上数据传输的星上总线提出了更高的要求。微纳卫星的核心是星载计算机，其是数据总线网络的总节点，星载计算机利用数据总线将星上的各种设备和子系统连接在一起，进行数据传输和管理，为微纳卫星的所有载荷提供数据支持、信息管理等服务，是星上数据处理的核心。
[0003]随着微纳卫星技术的发展，微纳卫星所承载的任务量越来越多，所需处理的数据也越来越庞大，这对星载计算机的总线性能提出了更高的要求，而传统星载计算机的总线架构在可靠性和性能方面逐渐限制了星载计算机系统的发展。
技术实现思路
[0004]针对解决上述问题，本专利技术提出了一种面向微纳星载计算机的多总线架构装置及其控制方法，实现系统多总线数据的融合和共享，通过高低速总线配合使用优化资源配置，降低系统功耗,提高系统资源利用率和系统可靠性。
[0005]本专利技术是通过以下方法实现的：
[0006]一种面向微纳星载计算机的多总线架构装置：
[0007]所述多总线架构装置包括处理单元，反熔丝FPGA和监控单元；
[0008]所述处理单元包括ARM、DSP和ZYNQ三种处理器；
[0009]所述反熔丝FPGA分别通过EBI总线，EMIF总线和RapidIO高速总线与ARM，DSP和ZYNQ三种处理器通信；
[0010]所述监控单元集成在反熔丝FPGA内部，包括接口模块、通信模块、数据处理模块和系统监控模块；进行为高低速总线切换，数据的融合、交叉备份和交互。
[0011]进一步地，
[0012]所述处理单元的三种处理器ARM、DSP和ZYNQ同时连接在星上一级CAN总线上；
[0013]三种处理器之间通过异步并行RS422总线和GPIO接口互相连接，实现点对点通信；
[0014]RS422总线数据格式采用ModBus协议，数据传输速率为20Mbps；
[0015]DSP与ZYNQ之间设计还有UPP通信通道，其最大数据传输速率为1.17Gbps。
[0016]进一步地，
[0017]反熔丝FPGA时钟频率采用100MHz；总线包括数据线、地址线和控制线；
[0018]反熔丝FPGA与ARM之间采用EBI总线通信，EBI接口是ARM的外部存储器总线，ARM通过地址线访问FPGA内部指定地址的寄存器；将EBI接口配置为SMC模式，EBI总线的地址线位宽为24位，数据线位宽为16位，ARM时钟频率采用100MHz，采用10个EBI时钟，其中建立3个时钟，保持2个时钟，选通5个时钟，最高数据传输速率达160Mbps；当进行ARM读操作时，地址线首先输出地址信息，然后通过片选使能FPGA，最后当读信号有效一个时钟周期后数据线的数据有效；
[0019]反熔丝FPGA与DSP之间采用了EMIF总线通信，EMIF总线的地址位宽为20位，数据位宽为64位，DSP时钟频率采用100MHz，采用10个EMIF时钟，其中建立3个时钟，保持2个时钟，选通5个时钟，最高数据传输速率640Mbps；通过EMIF接口与FPGA建立无缝连接；
[0020]反熔丝FPGA与ZYNQ之间采用RapidIO高速总线通信，ZYNQ时钟频率为125MHz，Rapid IO的传输速率选择为单通道1.25Gbps，用串行Rapid IO协议的读操作、写操作、流写操作完成数据的传输。
[0021]进一步地，
[0022]所述接口模块用于实现处理单元和通信模块之间的数据交互；接口模块通过外部存储器总线通信的方式与三种处理器ARM、DSP和ZYNQ建立总线连接；
[0023]当需要高速数据传输时，采用高速总线；在不需要高速数据传输或数据压力小或空闲的情况下，关闭总线模块或者采用低级总线来降低功耗；
[0024]所述通信模块完成通信协议底层逻辑编写，用于实现对外的总线通信，所述总线通信包括EBI总线、EMIF总线、DDR控制总线、RS422总线和CAN总线；
[0025]其中CAN总线作为星上一级总线实现对主机和备机的信息交互；RS422总线作为二级低速总线用于满足星上有异步串口通信需求的单机；ARM、DSP和ZYNQ分别采用EBI总线、EMIF总线、RapidIO总线作为二级高速总线与反熔丝FPGA实现通信；
[0026]所述数据处理模块实现数据采集、数据整合和数据发送；
[0027]数据处理模块首先采集总线上的数据，并对数据格式进行整理，然后整合采集到的数据，根据需求将整理好的数据再次发送给通信模块，实现不同处理器之间不同数据格式的高速数传；
[0028]所述系统监控模块用于监控各处理器和外部总线状态；
[0029]当监测到处理器发生故障时，关闭其对外总线，并和备机进行交互，启用备机处理器数据；当监测到外部总线发生故障时，启用备机对外总线数据，与主机各处理器实现数据交互。
[0030]一种应用于面向微纳星载计算机的多总线架构装置的控制方法：
[0031]主机与备机的反熔丝FPGA相同；主机与备机的反熔丝FPGA分别通过各自的高速总线接收三种处理器的数据和外部总线的数据，通过主机和备机反熔丝FPGA之间的桥间链路，实现主机备机反熔丝FPGA数据共享；
[0032]多总线架构装置共有三种工作状态：正常工作状态、故障工作状态和全速工作状态。
[0033]进一步地，
[0034]正常工作状态：
[0035]反熔丝FPGA在接收到ARM、DSP、ZYNQ的数据后，通过内部的数据处理模块将数据整
理、备份，完成数据融合；
[0036]当ARM、DSP、ZYNQ需要其他处理器传输的数据时，反熔丝FPGA会将数据进行转换并作为桥接处理器实现不同处理器不同总线之间的数据传输；
[0037]主机处于正常工作状态，备机处于热备份状态，主备机的监控单元对总线关键数据进行交叉备份，即主备机监控单元相互备份对外链路数据和处理器关键数据，随时准备进入故障工作状态或全速工作状态。
[0038]进一步地，
[0039]故障工作状态：
[0040]当总线发生故障不能工作时，系统会自主识别故障总线，并将系统转换为故障模式。
[0041]当主机对外链路发生故障，备机的监控单元进入故障模式，主备机监控单元会共用备机对外链路，实现备机对外链路，主备机监控单元和主备机处理单元的重组，完本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种面向微纳星载计算机的多总线架构装置，其特征在于：所述多总线架构装置包括处理单元，反熔丝FPGA和监控单元；所述处理单元包括ARM、DSP和ZYNQ三种处理器；所述反熔丝FPGA分别通过EBI总线，EMIF总线和RapidIO高速总线与ARM，DSP和ZYNQ三种处理器通信；所述监控单元集成在反熔丝FPGA内部，包括接口模块、通信模块、数据处理模块和系统监控模块；进行为高低速总线切换，数据的融合、交叉备份和交互。2.根据权利要求1所述多总线架构装置，其特征在于：所述处理单元的三种处理器ARM、DSP和ZYNQ同时连接在星上一级CAN总线上；三种处理器之间通过异步并行RS422总线和GPIO接口互相连接，实现点对点通信；RS422总线数据格式采用ModBus协议，数据传输速率为20Mbps；DSP与ZYNQ之间设计还有UPP通信通道，其最大数据传输速率为1.17Gbps。3.根据权利要求1所述多总线架构装置，其特征在于：反熔丝FPGA时钟频率采用100MHz；总线包括数据线、地址线和控制线；反熔丝FPGA与ARM之间采用EBI总线通信，EBI接口是ARM的外部存储器总线，ARM通过地址线访问FPGA内部指定地址的寄存器；将EBI接口配置为SMC模式，EBI总线的地址线位宽为24位，数据线位宽为16位，ARM时钟频率采用100MHz，采用10个EBI时钟，其中建立3个时钟，保持2个时钟，选通5个时钟，最高数据传输速率达160Mbps；当进行ARM读操作时，地址线首先输出地址信息，然后通过片选使能FPGA，最后当读信号有效一个时钟周期后数据线的数据有效；反熔丝FPGA与DSP之间采用了EMIF总线通信，EMIF总线的地址位宽为20位，数据位宽为64位，DSP时钟频率采用100MHz，采用10个EMIF时钟，其中建立3个时钟，保持2个时钟，选通5个时钟，最高数据传输速率640Mbps；通过EMIF接口与FPGA建立无缝连接；反熔丝FPGA与ZYNQ之间采用RapidIO高速总线通信，ZYNQ时钟频率为125MHz，Rapid IO的传输速率选择为单通道1.25Gbps，用串行Rapid IO协议的读操作、写操作、流写操作完成数据的传输。4.根据权利要求1所述多总线架构装置，其特征在于：所述接口模块用于实现处理单元和通信模块之间的数据交互；接口模块通过外部存储器总线通信的方式与三种处理器ARM、DSP和ZYNQ建立总线连接；当需要高速数据传输时，采用高速总线；在不需要高速数据传输或数据压力小或空闲的情况下，关闭总线模块或者采用低级总线来降低功耗；所述通信模块完成通信协议底层逻辑编写，用于实现对外的总线通信，所述总线通信包括EBI总线、EMIF总线、DDR控制总线、RS422总线和CAN总线；...
【专利技术属性】
技术研发人员：刘连胜，彭宇，孙树志，彭喜元，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：
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