像素电路及显示面板制造技术

本实用新型专利技术实施例公开了一种像素电路及显示面板。像素电路包括至少一个漏电抑制模块，漏电抑制模块的第一端连接驱动晶体管的漏极或漏电抑制模块的第一端连接信号线，且漏电抑制模块的第二端与驱动晶体管的栅极电连接；漏电抑制模块包括至少两个串联的第一晶体管，漏电抑制模块中至少一个第一晶体管为双栅晶体管，第一晶体管的栅极作为漏电抑制模块的控制端接入控制信号，通过设置与驱动晶体管的栅极设置连接的漏电抑制模块包括双栅结构的第一晶体管，可以降低漏电抑制模块自身的漏电；且在顶栅和底栅的控制端接入相同的控制信号，当双栅晶体管关断时有利于将双栅晶体管彻底关断，可以进一步降低漏电抑制模块的漏电。可以进一步降低漏电抑制模块的漏电。可以进一步降低漏电抑制模块的漏电。

【技术实现步骤摘要】
像素电路及显示面板


[0001]本技术实施例涉及显示
，尤其涉及一种像素电路及显示面板。

技术介绍

[0002]与液晶显示不同，主动发光有机二极管显示面板是电流驱动型的控制电路，流过发光二极管的发光电流由一个驱动晶体管控制。而现有的像素驱动电路中，在发光阶段驱动晶体管的栅极电位不稳定，影响显示画质。

技术实现思路

[0003]本技术提供一种像素电路及显示面板，以降低驱动晶体管的漏电，提高驱动晶体管栅极电位的稳定性，改善显示画质。
[0004]第一方面，本技术实施例提供了一种像素电路，该像素电路包括：驱动晶体管和与至少一个漏电抑制模块，所述漏电抑制模块的第一端连接所述驱动晶体管的漏极或所述漏电抑制模块的第一端连接信号线，且所述漏电抑制模块的第二端与所述驱动晶体管的栅极电连接；
[0005]所述漏电抑制模块包括至少两个串联的第一晶体管，其中所述漏电抑制模块中至少一个所述第一晶体管为双栅晶体管，所述第一晶体管的栅极作为所述漏电抑制模块的控制端接入控制信号，所述双栅晶体管的所述栅极包括顶栅和底栅，所述顶栅和所述底栅接入相同的控制信号。
[0006]可选地，所述双栅晶体管的有源层位于所述顶栅和所述底栅之间；
[0007]优选的，所述顶栅在所述有源层上的垂直投影覆盖所述双栅晶体管的沟道区域；
[0008]优选的，所述底栅在所述有源层上的垂直投影覆盖所述双栅晶体管的沟道区域。
[0009]可选地，所述双栅晶体管的沟道区域的宽度为1
‑
1.5微米。<br/>[0010]可选地，所述第一晶体管均为双栅晶体管。
[0011]可选地，所述像素电路包括与所述驱动晶体管栅极电连接的第一漏电抑制模块，所述第一漏电抑制模块的控制端与第一扫描信号输入端电连接，所述第一漏电抑制模块的第一端与数据电压信号线电连接，所述第一漏电抑制模块的第二端与所述驱动晶体管的栅极电连接。
[0012]可选地，该像素电路还包括数据写入模块、发光控制模块，所述像素电路包括与所述驱动晶体管栅极电连接的第一漏电抑制模块；
[0013]所述数据写入模块的控制端与第一扫描信号线电连接，所述数据写入模块的第一端与数据电压信号线电连接，所述数据写入模块的第二端与所述驱动晶体管的源极电连接；
[0014]所述第一漏电抑制模块的控制端与所述第一扫描信号线电连接，所述第一漏电抑制模块的第一端与所述驱动晶体管的漏极电连接，所述第一漏电抑制模块的第二端与所述驱动晶体管的栅极电连接；
[0015]所述发光控制模块与所述驱动晶体管、发光器件串联在第一电源电压信号线与第二电源电压信号线之间，用于控制所述驱动晶体管的源极与所述第一电源电压信号线的连接状态，以及所述驱动晶体管的漏极与所述第二电源电压信号线的连接状态。
[0016]可选地，该像素电路还包括第二漏电抑制模块，其中，所述第二漏电抑制模块的控制端与第二扫描信号线电连接，所述第二漏电抑制模块的第一端与初始化电压信号线电连接，所述第二漏电抑制模块的第二端与所述驱动晶体管的栅极电连接。
[0017]可选地，该像素电路还包括阳极复位模块，所述阳极复位模块的控制端与第三扫描信号线电连接，所述阳极复位模块的第一端与初始化电压信号线电连接，所述阳极复位模块的第二端与发光器件的阳极电连接。
[0018]可选地，该像素电路还包括存储模块，所述存储模块用于存储所述驱动晶体管的栅极电位。
[0019]第二方面，本技术实施例还提供了一种显示面板，该显示面板包括如第一方面所述的像素电路。
[0020]本技术提供一种像素电路及显示面板，像素电路包括与驱动晶体管的栅极连接的至少一个漏电抑制模块，漏电抑制模块的第一端连接驱动晶体管的漏极或漏电抑制模块的第一端连接信号线，且漏电抑制模块的第二端与驱动晶体管的栅极电连接；其中，漏电抑制模块包括至少两个串联的第一晶体管，其中，漏电抑制模块中至少一个第一晶体管为双栅晶体管，第一晶体管的栅极作为漏电抑制模块的控制端接入控制信号，双栅晶体管的栅极包括顶栅和底栅，顶栅和底栅接入相同的控制信号。本技术技术方案，漏电抑制模块中两个串联的第一晶体管可以形成水平双栅结构，包括顶栅和底栅结构的双栅晶体管可以形成垂直双栅结构，由于双栅晶体管具有很好的栅控特性，通过设置漏电抑制模块包括与驱动晶体管的栅极连接的双栅晶体管，使得漏电抑制模块自身的漏电流较小，保证驱动晶体管栅极电位的稳定性；并且，本技术实施例的像素电路，在双栅晶体管的顶栅和底栅的控制端接入相同的控制信号，使得通过顶栅和底栅共同控制双栅晶体管关断或导通，有利于将双栅晶体管彻底关断，可以进一步降低漏电抑制模块自身的漏电，进而改善显示画质。
附图说明
[0021]图1是本技术实施例中的一种像素电路的结构示意图；
[0022]图2是本技术实施例中的双栅晶体管的剖面结构示意图；
[0023]图3是本技术实施例中的另一种像素电路的结构示意图；
[0024]图4是本技术实施例中的另一种像素电路的结构示意图；
[0025]图5是本技术实施例中的一种像素电路的驱动时序图；
[0026]图6是本技术实施例中的另一种像素电路的结构示意图；
[0027]图7是本技术实施例中的另一种像素电路的驱动时序图；
[0028]图8是本技术实施例中的另一种像素电路的结构示意图；
[0029]图9是本技术实施例中的另一种像素电路的驱动时序图；
[0030]图10是本技术实施例中的另一种像素电路的结构示意图；
[0031]图11是本技术实施例中的另一种像素电路的驱动时序图。
具体实施方式
[0032]下面结合附图和实施例对本技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本技术，而非对本技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本技术相关的部分而非全部结构。
[0033]正如
技术介绍
所述，现有的像素驱动电路发光阶段驱动晶体管的栅极电位不稳定，影响显示画质的问题。经技术人研究发现，出现上述问题的原因在于，现有像素电路中包括与驱动晶体管栅极电连接的开关晶体管，在发光阶段，与驱动晶体管栅极电连接的开关晶体管处于关断状态，而关断状态下，开关晶体管不可避免存在漏电流，引起驱动晶体管的栅极电位不稳，且漏电流越大，驱动晶体管的栅极电位越不稳定。驱动晶体管所产生的驱动电流与驱动晶体管的栅极电位相关，因此驱动晶体管的栅极电位不稳定，使得驱动晶体管产生的驱动电流不稳定，而发光器件的发光亮度与驱动电流大小相关，则在发光阶段发光器件的发光亮度会随着驱动电流大小发生变化，造成显示均匀性较差，影响显示画质。
[0034]基于上述问题，本技术实施例提供了一种像素电路，图1为本技术实施例中提供的一种像素电路的结构示意图，参考图1，该像素电路包括：驱动晶体管T1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种像素电路，其特征在于，包括：驱动晶体管和与至少一个漏电抑制模块，所述漏电抑制模块的第一端连接所述驱动晶体管的漏极或所述漏电抑制模块的第一端连接信号线，且所述漏电抑制模块的第二端与所述驱动晶体管的栅极电连接；所述漏电抑制模块包括至少两个串联的第一晶体管，其中所述漏电抑制模块中至少一个所述第一晶体管为双栅晶体管，所述第一晶体管的栅极作为所述漏电抑制模块的控制端接入控制信号，所述双栅晶体管的所述栅极包括顶栅和底栅，所述顶栅和所述底栅接入相同的控制信号。2.根据权利要求1所述的像素电路，其特征在于，所述双栅晶体管的有源层位于所述顶栅和所述底栅之间；所述顶栅在所述有源层上的垂直投影覆盖所述双栅晶体管的沟道区域；所述底栅在所述有源层上的垂直投影覆盖所述双栅晶体管的沟道区域。3.根据权利要求1所述的像素电路，其特征在于，所述双栅晶体管的沟道区域的宽度为1
‑
1.5微米。4.根据权利要求1所述的像素电路，其特征在于，所述第一晶体管均为双栅晶体管。5.根据权利要求1所述的像素电路，其特征在于，所述像素电路包括与所述驱动晶体管栅极电连接的第一漏电抑制模块，所述第一漏电抑制模块的控制端与第一扫描信号输入端电连接，所述第一漏电抑制模块的第一端与数据电压信号线电连接，所述第一漏电抑制模块的第二端与所述驱动晶体管的栅极电连接。6.根据权利要求1所述的像素电路，其特征在于，还包括数据写入模块、发光控制模块，所述像素电路包括与所述驱动晶体管栅极电连接的第...

【专利技术属性】
技术研发人员：朱正勇，段培，马志丽，贾溪洋，张金方，
申请(专利权)人：昆山国显光电有限公司，
类型：新型
国别省市：