A/D转换设备及A/D转换方法技术

放大器(11)以与状态(GS)相应的增益对信号(I_A)进行模拟放大，作为信号(M_A)而输出。ADC(12)将信号(M_A)转换为数字信号，作为信号(M_D)而输出。模拟比较器(13及14)和递减判定部(24)对信号(M_A)超过第1电平进行检测，使状态(GS)转移至增益低1级的状态。数字比较器(21及22)和递增判定部(23)对信号(M_D)在规定期间持续地低于第2电平进行检测，使状态(GS)转移至增益高1级的状态。复原电路(27)以与放大器(11)的增益相应的增益对信号(M_D)进行数字放大，作为信号(O_D)而输出。作为信号(O_D)而输出。作为信号(O_D)而输出。

【技术实现步骤摘要】
【国外来华专利技术】A/D转换设备及A/D转换方法


[0001]本专利技术涉及一种将模拟的音信号转换为数字的音信号的A/D转换设备及A/D转换方法。

技术介绍

[0002]在浮点型A/D转换设备，在ADC(Analog Digital Converter)的前级设置可变增益放大器，进行可变增益放大器的增益的切换控制，使得针对ADC的输入电平不高于上限、或不低于下限。
[0003]在专利文献1所述的浮点型A/D转换设备，根据由ADC输出的数字样本而进行可变增益放大器的增益切换。另外，在专利文献2所记载的浮点型A/D转换设备，根据输入至ADC的模拟信号而进行可变增益放大器的增益切换。
[0004]专利文献1：美国专利第9008334号
[0005]专利文献2：日本特开2017－175215号公报

技术实现思路

[0006]专利文献1所记载的浮点型A/D转换设备基于ADC的输出而进行增益切换，因此，存在如下问题，即，在需要进行增益切换的ADC的输入电平产生了变化的情况下，由于ADC的延迟而可变增益放大器的增益切换延迟。
[0007]另外，专利文献2所记载的浮点型A/D转换设备需要：模拟电路，其为了进行使可变增益放大器的增益降低的控制而将模拟信号的电平与第1电平进行比较；模拟比较器，其为了进行该增益升高的控制而将该电平与第2电平进行比较；以及模拟电路，其产生第1电平及第2电平，因此该浮点型A/D转换设备存在电路结构复杂且大规模的问题。
[0008]另外，专利文献2所记载的浮点型A/D转换设备在从采样并保持模拟信号至ADC对模拟信号进行A/D转换为止的期间，根据该模拟信号的电压而确定可变增益放大器的增益。因此，如果所采样并保持的模拟信号的绝对值小(接近零电平)则立即提高增益，因此存在如下问题，即，提高增益的增益切换频发，因增益切换导致的音的劣化频发。
[0009]本专利技术就是鉴于如上所述的情况而提出的，其目的在于，提供一种A/D转换设备，该A/D转换设备不会导致模拟电路的大规模化而能够使可变增益放大器的增益讯速地追随模拟信号的电平变化，并且能够防止增益切换的频发。
[0010]本专利技术提供一种A/D转换设备，其包含：放大器，其以与状态相应的增益对第1模拟信号进行模拟放大，作为第2模拟信号而输出；转换器，其将所述第2模拟信号转换为数字信号，作为第1数字信号而输出；递减电路，其检测所述第2模拟信号超过由第1电平规定的范围，使所述状态转移至增益低1级的状态；以及递增电路，其检测所述第1数字信号在规定期间持续地进入由与所述第1电平相比绝对值小的第2电平规定的范围，使所述状态转移至增益高1级的状态。
附图说明
[0011]图1是表示本专利技术的作为第1实施方式的A/D转换设备的结构的框图。
[0012]图2是对该A/D转换设备的增益表进行说明的图。
[0013]图3是表示包含该A/D转换设备的音处理装置的结构的框图。
[0014]图4是表示该音处理装置的流程图。
[0015]图5是表示该音处理装置的流程图。
[0016]图6是表示该音处理装置的流程图。
[0017]图7是表示本专利技术的第2实施方式的动作的流程图。
具体实施方式
[0018]以下，参照附图对本专利技术的实施方式进行说明。
[0019]＜第1实施方式＞
[0020]图1是表示本专利技术的作为第1实施方式的A/D转换设备1的结构的框图。该设备1具有放大器11、ADC 12、模拟比较器13及14、FPGA(Field Programmable Gate Array)20。该设备1作为音信号而接收模拟信号I_A(第1模拟信号)，转换为数字信号O_D并输出至进行该数字信号O_D的信号处理的信号处理设备(例如，图3的信号处理部)。
[0021]放大器11是将对A/D转换设备1输入的模拟信号I_A以与当前的状态GS相应的增益进行放大，输出该放大后的模拟信号M_A(第2模拟信号)的可变增益放大器。这里，状态GS表示由FPGA 20指示的放大器11的增益的阶段，在本实施方式，状态GS越高，增益越高。
[0022]ADC 12是将模拟信号M_A转换为数字信号M_D(第1数字信号)的转换器。
[0023]向模拟比较器13及14分别赋予第1电平Vref2及Vref3。这里，Vref2及Vref3是用于判断是否提高放大器11的增益的参考电平，Vref2是正侧的参考电平，Vref3在负侧是参考电平。如果信号M_A的电压高于Vref2，则模拟比较器13输出H电平作为信号CS2，除此以外输出L电平作为信号CS2。另外，如果信号M_A的电压低于Vref3，则模拟比较器14输出H电平作为信号CS3，除此以外输出L电平作为信号CS3。
[0024]FPGA 20如图1所示，被编程为作为数字比较器21及22、递增判定部23、递减判定部24、状态计数器25、增益存储器26及复原电路27起作用。
[0025]状态计数器25是存储当前的状态GS，根据递增指示而使状态GS升高1，根据递减指示而立即使状态GS下降1的递增递减计数器。使增益升高的动作可以相对于递增指示而稍微延迟。存储于该状态计数器25的状态GS被供给至上述的放大器11，用于增益的控制。
[0026]对数字比较器21及22分别赋予第2电平Vref1及Vref4。这里，Vref1及Vref4是表示用于判断是否使放大器11的增益下降的参考电平的数字值。如果将模拟信号M_A和将其转换后的数字信号M_D视作相同的电平，则在电平Vref1及Vref4和上述的电平Vref2及Vref3之间存在Vref2＞Vref1＞0＞Vref4＞Vref3的关系。即，如果以绝对值进行比较，则第2电平小于第1电平。
[0027]如果信号M_D的值低于Vref1，则数字比较器21输出H电平作为信号CS1，除此以外输出L电平作为信号CS1。另外，如果信号M_D高于Vref4，则数字比较器22输出H电平作为信号CS4，除此以外输出L电平作为信号CS4。
[0028]递增判定部23在信号CS1及CS4这两者在规定期间持续地维持了H电平时，即，在信
号M_D的电平在规定期间持续地维持了Vref1及Vref4间的电平时，向状态计数器25发送递增指示，使状态GS升高1。
[0029]数字比较器21及22和递增判定部23构成对第1数字信号M_D的值在规定期间持续地进入第2电平Vref4至Vref1的范围进行检测，使状态计数器25将其状态GS向增益提高1级的状态转移的递增电路。即，递增电路在接收到的音信号的正和负的峰值分别持续地未达到由当前的状态GS规定的正和负的参考值(正：Vref1/AG(GS)、负：Vref4/AG(GS))时，将放大器11的增益AG切换为高1阶段的增益。但是，状态计数器25的状态GS的最大值为7，无法向比其更大的状态递增。
[0030]递减判定部24在信号CS2或CS3的任意者成为H电平时，将递减指示本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种A/D转换设备，其包含：放大器，其以与状态相应的增益对第1模拟信号进行模拟放大，作为第2模拟信号而输出；转换器，其将所述第2模拟信号转换为数字信号，作为第1数字信号而输出；递减电路，其检测所述第2模拟信号超过由第1电平规定的范围，使所述状态转移至增益低1级的状态；以及递增电路，其检测所述第1数字信号在规定期间持续地进入由与所述第1电平相比绝对值小的第2电平规定的范围，使所述状态转移至增益高1级的状态。2.根据权利要求1所述的A/D转换设备，其中，所述递减电路包含对所述第2模拟信号和所述第1电平进行比较的模拟比较器。3.根据权利要求2所述的A/D转换设备，其中，所述递减电路还包含根据所述模拟比较器的输出而改变所述状态的低延迟的数字电路。4.根据权利要求1至3中任一项所述的A/D转换设备，其中，还包含复原电路，该复原电路以与所述放大器的所述增益相应的增益对所述第1数字信号进行数字放大，作为第2数字信号而输出。5.根据权利要求4所述的A/D转换设备，其中，还包含存储器，该存储器针对各状态而存储与所述放大器的模拟增益相应的增益值，所述复原电路以相应于与所述存储器的所述状态相应的增益值...

【专利技术属性】
技术研发人员：石塚健治，
申请(专利权)人：雅马哈株式会社，
类型：发明
国别省市：