【技术实现步骤摘要】
基于FPGA的上电复位电路及上电复位方法
[0001]本申请涉及FPGA复位电路
,特别是涉及一种基于FPGA的上电复位电路及上电复位方法。
技术介绍
[0002]FPGA是一种可以根据配置数据来实现任意组合逻辑和时序逻辑的数字集成电路。FPGA上电时,实现的时序逻辑,如触发器、状态机等存储的逻辑值处于随机的1或0,即输出随机的高电平或低电平状态,需要通过复位使其处于可控的初始态,才能往下进行正确的运行,也即需要复位。
[0003]一般来说,FPGA输入的复位信号来源于按钮,如图5所示,FPGA上电后,通过VDD提供稳定的电源电压后,人工按下复位按钮,此时会产生低电平的复位信号,对FPGA进行复位,然后人工释放复位按钮,复位信号恢复高电平,FPGA开始运行。但是,在FPGA用于无人值守的应用环境时,无法通过人工进行复位,往往需要FPGA上电后自动开始运行,因此,需要上电复位电路对FPGA进行复位。
[0004]此外,常规进行上电复位需要利用电容充电效应,如图6所示,在FPGA的电源电压稳定前,FPGA芯 ...
【技术保护点】
【技术特征摘要】 【专利技术属性】
1.一种基于FPGA的上电复位电路,包括依次连接的DA触发电路和DR触发电路,其特征在于,所述DA触发电路包括DA触发器组、n位累加器和第一进位固定电路;其中,所述DA触发器组的时钟输入端与一输入时钟信号CLK连接,所述n位累加器的输入端与所述DA触发器组的输出端连接,所述第一进位固定电路的第一输入端与所述n位累加器的第一输出端连接,所述第一进位固定电路的第二输入端与所述n位累加器的第二输出端连接,所述第一进位固定电路的输出端与所述DA触发器组的触发输入端连接;所述DR触发电路包括DR触发器组、m位累加器和第二进位固定电路;其中,所述DR触发器组的第一输入端与所述n位累加器的第三输出端连接,所述DR触发器组的时钟输入端与所述输入时钟信号CLK连接,所述m位累加器的输入端与所述DR触发器组的输出端连接,所述第二进位固定电路的第一输入端与所述m位累加器的第一输出端连接,所述第二进位固定电路的第二输入端与所述m位累加器的第三输出端连接,所述第二进位固定电路的输出端与所述DR触发器组的第二输入端连接,所述第二进位固定电路的第二输入端和所述m位累加器的第三输出端还均与复位输出连接端RESTE连接。2.根据权利要求1所述的基于FPGA的上电复位电路,其特征在于,所述DA触发器组包括n个DA触发器连接,n个所述DA触发器的时钟输入端均与所述输入时钟信号CLK连接,n个所述DA触发器的触发输入端均与所述第一进位固定电路的输出端连接,n个所述DA触发器的输出端分别依次连接n位累加器的n位输入端IN0至IN(n
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1)。3.根据权利要求1所述的基于FPGA的上电复位电路,其特征在于,所述DR触发器组包括m个DR触发器,m个所述DR触发器的时钟输入端均与所述输入时钟信号CLK连接,m个所述DR触发器的第一输入端与所述n位累加器的第三输出端连接,m个所述DR触发器的第二输入端分别依次与所述第二进位固定电路的m位输出端OUT0至OUT(m
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1)连接,m个所述DR触发器的输出端分别依次与所述m位累加器的m位输入端IN0至IN(m
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1)连接。4.根据权利要求2所述的基于FPGA的上电复位电路,其特征在于,所述DA触发器的数量为3
‑
1024。5.根据权利要求3所述的基于FPGA的上电复位电路,其特征在于,所述DR触发器的数量为3
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1024。6.一种根据权利要求3
技术研发人员:吴佳,李礼,吴叶楠,
申请(专利权)人:浙江威固信息技术有限责任公司,
类型:发明
国别省市:
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