射频电源的校准方法、半导体工艺方法及设备技术

本发明专利技术提供一种射频电源的校准方法、半导体工艺方法及设备，该方法包括：对于一个工艺步骤，获取该工艺步骤中上射频电源与下射频电源的共同激励锁相角度的设定值；根据预设的共同激励锁相角度的校准值对设定值进行校准，以确定共同激励锁相角度的实际值，校准值为在预设工艺条件下晶圆表面的偏压值最小时对应的共同激励锁相角度的值。本发明专利技术提供的半导体工艺设备中射频电源的校准方法、半导体工艺方法及半导体工艺设备，可以实现不同的工艺腔室之间的工艺结果一致性。间的工艺结果一致性。间的工艺结果一致性。

【技术实现步骤摘要】
射频电源的校准方法、半导体工艺方法及设备


[0001]本专利技术涉及半导体制造领域，具体地，涉及一种半导体工艺设备中射频电源的校准方法、半导体工艺方法及半导体工艺设备。

技术介绍

[0002]集成电路特征尺寸不断减小，其要求的加工工艺也越来越严格，其中一个很重要的要求是刻蚀产品的一致性问题，在工艺过程中，对于同一型号的机台，所有工艺腔室的工艺结果一致性均需做严格要求，以避免由于各腔室的一致性问题造成的工艺风险，因此不同腔室间需要通过严格的过程管控，实现工艺结果一致性。
[0003]电感耦合等离子体刻蚀是目前集成电路领域常见的刻蚀方法，现有的电感耦合等离子体设备如图1所示，其包括工艺腔室13、上射频电源1和下射频电源5，其中，在工艺腔室13中设置有用于承载晶圆9的基座10(例如为静电卡盘)，下射频电源5通过下匹配器4与该基座10电连接，用以向基座10加载偏压功率。并且，工艺腔室13的顶部设置有介质窗8，且在该介质窗8的上方设置有上电极，该上电极包括电感耦合线圈的外线圈6和内线圈7，二者均与电流分配单元3电连接，上射频电源1通过上匹配器2与本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体工艺设备中射频电源的校准方法，所述半导体工艺设备包括工艺腔室、上射频电源和下射频电源，所述工艺腔室中设置有用于承载晶圆的基座，所述上射频电源用于激发所述工艺腔室中的工艺气体形成等离子体，所述下射频电源用于向所述基座加载射频偏压；其特征在于，所述校准方法包括：对于一个工艺步骤，获取该工艺步骤中所述上射频电源与所述下射频电源的共同激励锁相角度的设定值；根据预设的所述共同激励锁相角度的校准值对所述设定值进行校准，以确定所述共同激励锁相角度的实际值，所述校准值为在预设工艺条件下所述晶圆表面的偏压值最小时对应的所述共同激励锁相角度的值；其中，根据以下公式对所述设定值进行校准：若α+θ＜360
°
，则M＝α+θ；若α+θ≥360
°
，则M＝α+θ
‑
360
°
；其中，M为所述实际值；α为所述设定值；θ为所述校准值。2.根据权利要求1所述的校准方法，其特征在于，通过以下步骤确定所述校准值：获得在所述预设工艺条件下所述共同激励锁相角度与所述晶圆表面的偏压值的对应关系曲线；基于所述对应关系曲线，确定与所述偏压值的最小值及其对应的所述共同激励锁相角度的值。3.根据权利要求2所述的校准方法，其特征在于，所述获得在所述预设条件下所述共同激励锁相角度与所述晶圆表面的偏压值的对应关系曲线，具体包括：采用所述预设工艺条件对所述工艺腔室分别进行多次测试工艺，并在进行多次所述测试工艺的过程中，按时间先后顺序依次设定多个所述共同激励锁相角度的测试值，并在每次设定之后采集和存储对应的所述晶圆表面的偏压值；其中，当次设定的所述测试值比上一次设定的所述测试值增加指定差值，且第一次设定的所述测试值为0
°
，最后一次设定的所述测试值为360
°
；根据各个所述测试值和对应的各个所述偏压值，获得所述共同激励锁相角度与所述晶圆表面的偏压值的对应关系曲线。4.根据权利要求3所述的校准方法，其特征在于，所述按时间先后顺序依次设定多个所述共同激励锁相角度的测试值，并在每次设定之后采集和存储对应的所述晶圆表面的偏压值，具体包括：按时间先后顺序依次设定多个所述共同激励锁相角度的测试值；在每次设定一个所述测试值之后，且在设定下一个所述测试值之...

【专利技术属性】
技术研发人员：卫晶，陈星，韦刚，张建坤，王月姣，刘宁，郝亮，
申请(专利权)人：北京北方华创微电子装备有限公司，
类型：发明
国别省市：