半导体结构制造技术

根据本发明专利技术实施例，一种半导体结构包含于基板上的底部介电部件、直接位于底部介电部件上方的多个通道构件、环绕每个通道构件的栅极结构、沿着第一方向夹住底部介电部件两个第一外延部件、以及沿着第一方向夹住多个通道构件的两个第二外延部件。的两个第二外延部件。的两个第二外延部件。

【技术实现步骤摘要】
半导体结构


[0001]本专利技术实施例涉及半导体技术，且特别关于一种背侧动力轨条(power rail)与其形成方法。

技术介绍

[0002]半导体集成电路(integrated circuit，IC)经历了指数型成长。在集成电路(IC)材料和设计的科技进步已经产出许多代的集成电路(IC)，且每一代的集成电路(IC)具有比上一代更小且更复杂的电路。在集成电路(IC)的演变过程中，随着几何尺寸(如可使用制造制程创造的最小的组件(component)(或线))的减少，功能密度(例如每个芯片面积上的内连线装置数目)已普遍性地增加。这样的微缩化制程普遍地通过增加生产效率与降低相关成本来提供益处。这种微缩化也增加了处理与制造集成电路(IC)的复杂性。
[0003]举例来说，随着集成电路(IC)的技术朝向更小的科技节点进展，已经引入多栅极装置以通过增加栅极－通道耦合，减少关断状态电流与减少短通道效应(short
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channel effect，SCE)来改善栅极控制。多栅极装置一般指具有栅极结构、或其部分的装置，其设置在通道区的至少一侧上。鳍式场效晶体管(Fin
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like field effect transistors，FinFETs)与多桥通道(multi
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bridge
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channe，MBC)晶体管为多栅极装置的范例，其已经成为高性能与低漏电应用的受欢迎和有希望的候选者。鳍式场效晶体管(FinFET)具有抬升通道(elevated channel)，其被至少一侧上的栅极环绕(举例来说，栅极环绕从基板延伸的半导体材料的鳍片的顶部与侧壁)。多桥通道(MBC)晶体管为栅极结构，其可部分或完全延伸围绕通道区域，以提供在两侧以上的通道的通路(access)。由于其栅极结构环绕通道区域，多桥通道(MBC)晶体管也可以指环绕栅极晶体管(surrounding gate transistor，SGT)或全绕式栅极(gate
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all
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around，GAA)晶体管。多桥通道(MBC)晶体管的通道区域可以从纳米线、纳米片、其他纳米结构、及/或其他适合的结构来形成。通道区域的形状也可以给予多桥通道(MBC)晶体管替代名称，例如纳米片晶体管或纳米线晶体管。
[0004]随着多栅极装置的尺寸缩减，封装基板的一侧上的所有接触件部件变得越来越有挑战性。为了减轻封装密度，已经提出了将一些布线(routing)部件，例如动力线(也称为动力轨条)，到基板的背侧。虽然传统的背侧动力轨条形成制程已经大致上足以满足其预期目的，但它们并非在各个方面都令人满意。

技术实现思路

[0005]本专利技术实施例提供了一种半导体结构，包含：第一外延部件与第二外延部件；多个通道构件，延伸于第一外延部件与第二外延部件之间；栅极结构，环绕(wrap around)些通道构件中的每个通道构件；底部介电部件，设置于栅极结构上方；第一衬层，于第一外延部件与一部分的底部介电部件的上方；介电层，设置于第一衬层上方；硅化物部件，于第二外延部件上并直接接触第二外延部件；背侧接触件，于硅化物部件上方并直接接触硅化物部件；以及导电衬层，设置于介电层与背侧接触件上方。
[0006]本专利技术实施例提供了一种半导体结构的形成方法，包含：提供一工件，其包含：第一外延部件与一第二外延部件；多个通道构件，延伸于第一外延部件与第二外延部件之间；栅极结构，环绕这些通道构件中的每个通道构件；底部介电部件，设置于栅极结构上方；第一基板部分，于第一外延部件上方；以及第二基板部分，于第二外延部件上方；选择性凹蚀第一基板部分，以暴露出第一外延部件；沉积第一衬层于工件与第一外延部件上方；沉积第一介电层于第一衬层上方；以及平坦化工件，使得第一介电层的顶表面与第一基板部分的顶表面共平面。
[0007]本专利技术实施例提供了一种半导体结构的形成方法，包含：提供工件，其包含：第一外延部件；第一半导体基部，于第一外延部件上方；第二外延部件；第二半导体基部，于第二外延部件上方；介电鳍片结构，设置于第一外延部件与第二外延部件之间；以及隔离部件，设置于介电鳍片结构上方，并沿着第一半导体基部与第二半导体基部的侧壁；形成图案化硬掩膜于工件上方，其中第一半导体基部暴露于图案化硬掩膜中；使用图案化硬掩膜作为蚀刻遮罩，蚀刻第一半导体基部，以暴露出第一外延部件；沉积第一氮化物衬层于第一外延部件与隔离部件上方；以及沉积第一介电层于第一氮化物衬层上方。
附图说明
[0008]以下将配合所附图式详述本公开的各面向。应强调的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。
[0009]图1是根据本专利技术实施例的一或多个面向，绘示出形成具有背侧电力轨条的半导体装置的方法的流程图。
[0010]图2A
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图9A与图2B
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图9B是根据本专利技术实施例的一或多个面向，根据图1的方法绘示出在制造制程期间工件的局部剖面图。
[0011]图10是根据本专利技术实施例的一或多个面向，绘示出形成具有背侧电力轨条的半导体装置的替代方法的流程图。
[0012]图11A
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图22A与图11B
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图22B图是根据本专利技术实施例的一或多个面向，根据图10的方法绘示出在制造制程期间工件的局部剖面图。
[0013]其中，附图标记说明如下：
[0014]100：方法
[0015]102，104，106，108，110，112，114，116，118，120，122：方框
[0016]200：工件
[0017]202：基板
[0018]202C：通道区
[0019]202D：漏极区
[0020]202S：源极区
[0021]202SB：源极基部
[0022]202DB：漏极基部
[0023]203：隔离部件
[0024]204：底部介电层
[0025]205：胶层
[0026]206：内间隔部件
[0027]208：通道构件
[0028]209：栅极间隔部件
[0029]210：栅极结构
[0030]211：基础外延部件
[0031]212S：源极外延部件
[0032]212D：漏极外延部件
[0033]213：接触蚀刻停止层
[0034]214：栅极自对准接触件介电层
[0035]215
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1：第一介电层
[0036]215
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2：第二介电层
[0037]216：栅极接触件
[0038]217：沉积蚀刻停止层
[0039]218：源极/漏极接触件
[0040]219：第三介电层
[0041]220：漏极接触件导孔
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：一第一外延部件与一第二外延部件；多个通道构件，延伸于该第一外延部件与该第二外延部件之间；一栅极结构，环绕所述通道构件中的每个通道构件；一底部介电部件，设置于该栅极结构上方；一第一衬层，于该第一外延部件与一部分...

【专利技术属性】
技术研发人员：苏焕杰，游力蓁，谌俊元，邱士权，庄正吉，林佑明，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：