等离子处理方法技术

提供能使被蚀刻件相对于掩模件的蚀刻选择比提升且能减低掩模图案侧壁的粗糙度的等离子处理方法。对于被蚀刻件使沉积膜选择性地沉积在掩模件的等离子处理方法控制蚀刻参数，使得所述掩模件的培育时间比所述被蚀刻件的培育时间短。培育时间短。培育时间短。

【技术实现步骤摘要】
【国外来华专利技术】等离子处理方法


[0001]本专利技术涉及等离子处理方法。

技术介绍

[0002]在半导体器件的制造工序、MEMS(Micro Electro Mechanical Systems，微机电系统)等器件的制造工序中，谋求应对半导体装置等中所含的零件的微细化、集成化。例如，在集成电路、MEMS系统中，进一步推进结构物的纳米级化。
[0003]通常，在半导体器件的制造工序中，为了成形微细图案而使用光刻技术。该技术是如下那样的技术：在形成于半导体基板上的层叠化的薄膜上涂布光刻胶材料，通过用曝光装置照射紫外线等来在光刻胶材料转印光掩模的电路图案，进而进行显影处理来形成光刻胶的微细图案。之后，将光刻胶图案用作蚀刻掩模，通过实施利用了等离子的蚀刻处理，来选择性地除去薄膜，从而能将与光掩模同样的图案实现为立体物。
[0004]近年来，为了应对LSI(Large Scale Integration，大规模集成)的微细化的加速，在曝光装置所进行的图案的转印工艺中，不断推进曝光装置的分辨率提升。一般，为了推进微细化，需要改善由曝光波长(λ)、镜头数值孔径(NA)、抗蚀剂性能、转印工艺决定的工艺常数(k1)。最近，实施ArF激光(波长193nm)的采用而带来的曝光波长的短波长化、液浸曝光技术所带来的NA的改善。
[0005]进而，还采用双重图案形成技术，将电路图案的掩模分割成2片掩模，扩大曝光图案的最小间距，改善k1。关于双重图案形成技术，关于曝光、显影提出种种方法。例如有持续曝光而进行1次的2重曝光法、在第1次曝光后实施蚀刻处理并在之后进行第2次曝光的方法、在图案形成后成膜间隔物并将该间隔物作为掩模图案的自匹配法等。
[0006]但在如这些那样使用多次进行曝光的技术的情况下，产生工序数的增加、产出的降低、制造成本的增大这样的课题。因此，还开始采用基于利用波长13.5nm的极紫外线的EUV(Extreme ultraviolet，极紫外)光刻技术、利用自组织材料的DSA(Directed self assembly，定向自组装)光刻技术的图案形成方法。
[0007]EUV光刻技术由于能通过使用波长13.5nm的极紫外线来在1次的曝光达成比20nm半间距更细的分辨率，因此不断作为担负ArF液浸光刻的下一代的曝光技术而采用。在EUV光刻技术中，由于使用极端的短波长，因此最大的益处是，通过瑞利(Rayleigh)式，即使是低的NA，也能得到高的分辨率。
[0008]理论上，在NA＝0.25下能得到线宽22～32nm这样的分辨率，在NA＝0.35下能得到线宽16nm这样的分辨率，若是NA＝0.4以上的情况，就能得到线宽比10nm更细这样的分辨率，因此EUV光刻技术作为超微细图案曝光技术而期待高涨。EUV光刻技术中所用的抗蚀剂(以下称作“EUV抗蚀剂”)一般采用在例如含Si材料的反射防止膜即SiARC(Silicon Anti Reflection Coating，硅抗反射涂层)上、或者在以羟基倍半硅氧烷为基材的SOG(Spin on Glass，旋涂玻璃)上进行图案形成的结构。
[0009]另一方面，DSA光刻技术不需要特别的曝光装置，利用材料自身的相分离来进行图
案形成。作为自组织材料，标准地使用包含亲水性以及疏水性聚合物的双嵌段聚合物，作为代表的材料，有聚苯乙烯(以下略作“PS”)与聚甲基丙烯酸(以下略作“PMMA”)的双嵌段聚合物。DSA光刻技术的图案形成形成工艺仅是涂布双嵌段聚合物前的引导图案作成和中性膜(以下略作“NUL”)的形成、涂布后的烤干，极其简单。
[0010]利用DSA光刻技术的图案形成由于是在图案形成后用等离子对PMMA进行干式蚀刻并进行显影，因此也称作干式显影工艺，之后，将通过PMMA蚀刻而形成的PS作为掩模件，对作为被蚀刻件的NUL进行蚀刻。
[0011]如此地，作为通过EUV光刻技术以及DSA光刻技术而图案形成的掩模的特征，能举出掩模高度非常低的薄膜。在EUV光刻技术的情况下，鉴于抗蚀剂的图像解析性、显影时的图案倒塌等，一般掩模高度成为30nm以下。另一方面，在DSA光刻技术的情况下，一般掩模高度也成为与间距宽度(PS宽度+PMMA宽度)相同的30nm以下。
[0012]如此地，在掩模高度非常低的薄膜的掩模的情况下，对掩模件选择性地蚀刻被蚀刻膜是非常重要的。另外，伴随微细化，图案边缘的粗糙度减低变得重要，特别谋求线图案上的LER(Line Edge Roughness：线端的凹凸)、和LWR(Line Width Roughness：线宽的凹凸)减低。
[0013]其理由在于，栅极图案的宽度即栅极长度给晶体管性能带来较大影响。具体地，比晶体管宽度Wg周期短的LWR会由于引起局部栅极长度变短的短沟道效应而漏电流增加，阈值电压降低。另一方面，比晶体管宽度Wg周期长的LWR会引起跨越多个晶体管的栅极长度的摇摆，成为晶体管性能的偏差的原因。
[0014]如此地，近年来，伴随半导体器件的微细化、结构的复杂化以及材料的多样化，谋求进一步的掩模件与被蚀刻件的蚀刻选择比的提升和粗糙度减低。作为提升蚀刻选择比的技术，例如在专利文献1中公开了使用能使包含与掩模件同样成分的沉积膜生成的气体来提升掩模件与被蚀刻件的选择比的方法。
[0015]现有技术文献
[0016]专利文献
[0017]专利文献1：JP特开2013
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118359号公报

技术实现思路

[0018]专利技术要解决的课题
[0019]根据专利文献1的技术，在作为掩模件与被蚀刻件的组合，掩模件为SiO且被蚀刻件为SiN、或者掩模件为TaN或WN且被蚀刻件为Poly
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Si、或者掩模件为Poly
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Si且被蚀刻件为SiN的情况下，通过选定在掩模件上生成包含与掩模件同样的成分的沉积膜且一方的被蚀刻件蚀刻进展的气体并使用，能使被蚀刻件相对于掩模件的蚀刻选择比提升。
[0020]在上述那样受到限制的掩模件与被蚀刻件的组合的情况下，通过选择所使用的气体，能进行上述那样的选择性蚀刻。但近年来，伴随材料的多样化、结构的复杂化，产生了以下情况：生成包含与掩模件同样成分的沉积膜且一方的被蚀刻件蚀刻进展的气体的选定非常困难。
[0021]在使蚀刻选择比提升的情况下，理想的是，在掩模件上生成沉积膜且在被蚀刻件中蚀刻进展，但是，只要在掩模件上生成沉积膜且在被蚀刻件上不生成沉积膜，就已经足
够。这是因为，只要选择性地仅在掩模件上生成沉积膜，结果掩模的高度就会增加，在下一工序中的被蚀刻件的蚀刻时，即使被蚀刻件的选择比低，也能充分确保掩模高度的剩余量。
[0022]在EUV光刻技术的情况下，如前述那样，一般是在SiARC、SOG上对EUV抗蚀剂进行图案形成的结构，将EUV抗蚀剂作为掩模件来对作为被蚀刻件的SiARC或SOG进行蚀刻。但有如下课题：基于专利文献1的技术的生成包含与作为掩模件的抗蚀剂同样的成分的沉积膜且在本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种等离子处理方法，对于被蚀刻件使沉积膜选择性地沉积在掩模件，所述等离子处理方法的特征在于，控制蚀刻参数，使得所述掩模件的培育时间比所述被蚀刻件的培育时间短。2.根据权利要求1所述的等离子处理方法，其特征在于，所述蚀刻参数的控制具有如下工序：通过被脉冲调制的第一高频电力来生成等离子；和对载置成膜了所述被蚀刻件的样品的样品台提供被脉冲调制的第二高频电力。3.根据权利要求1所述的等离子处理方法，其特征在于，将所述掩模件设为EUV抗蚀剂，将所述被蚀刻件设为SiARC。4.根据权利要求1所述的等离子处理方法，其特征在于，将所述掩模件设为PS，将所述被蚀刻件设为P...

【专利技术属性】
技术研发人员：药师寺守，桑原谦一，谷山雅章，
申请(专利权)人：株式会社日立高新技术，
类型：发明
国别省市：