一种基于SEDRAM的堆叠式器件以及堆叠式系统技术方案

本发明专利技术提供一种基于SEDRAM的堆叠式器件以及堆叠式器件，其中，基于SEDRAM的堆叠式器件包括：末级缓存组件，所述末级缓存组件包括：控制组件以及存储器组件；所述控制组件包括第三键合引出区域；所述存储器组件包括第四键合引出区域；所述第三键合引出区域与所述第四键合引出区域之间形成三维异质键合结构，以将所述控制组件与所述存储器组件键合连接。实现大规模提高存储容量和存储访问的高带宽、低功耗的目的。的目的。的目的。

【技术实现步骤摘要】
一种基于SEDRAM的堆叠式器件以及堆叠式系统


[0001]本专利技术涉及集成电路
，特别是涉及一种基于SEDRAM的堆叠式器件以及堆叠式系统。

技术介绍

[0002]现有技术中，高速缓冲存储器（Cache）是一种小容量的高速存储器，通常由快速SRAM（Static RandomAccess Memory）存储元件组成，可以直接集成在CPU（Central Processing Unit，中央处理器）芯片内或CPU模组上。在CPU和内存之间设置高速缓存Cache，把内存中被频繁访问的活跃程序块和数据块复制到Cache中，以提高CPU读写指令和数据的速度。由于程序访问的局部性，在大多数情况下，CPU能直接从Cache中取得指令和数据，而不必访问内存。
[0003]近20年来，产业界为了提高高速缓存效率，不断增加高速缓冲存储器的容量和带宽，但是受限于Cache与CPU的连接密度，以及对单晶粒尺寸或良率的权衡，不能充分释放Cache与CPU结合的超高宽带和超低功耗的优势，也无法显著增加Catch存储容量，因此，现有技术有待改进。

技术实现思路

[0004]本专利技术提供一种基于SEDRAM的堆叠式器件以及堆叠式系统，其能够实现大幅度提高存储容量和存储访问的高带宽、低功耗。
[0005]为解决上述技术问题，本专利技术提供的一个技术方案为：提供一种堆叠芯片，包括：末级缓存组件，所述末级缓存组件包括：控制组件以及存储器组件；所述控制组件包括第三键合引出区域；所述存储器组件包括第四键合引出区域；所述第三键合引出区域与所述第四键合引出区域之间形成三维异质键合结构，以将所述控制组件与所述存储器组件键合连接。
[0006]为解决上述技术问题，本专利技术提供的第二个技术方案为：提供一种堆叠式系统，包括：堆叠式芯片，所述堆叠式芯片包括上述任一项所述的基于SEDRAM的堆叠式器件；至少一组DDR控制器，与所述堆叠式器件连接，一组DDR存储器中至少包含2至8个所述DDR存储器。
[0007]本专利技术的有益效果，区别于现有技术的情况，本专利技术的基于SEDRAM的堆叠式器件，通过第三键合引出区域与第四键合引出区域之间形成的三维异质键合结构，将控制组件与存储器组件键合连接。实现大幅度提高存储容量和存储访问的高带宽、低功耗的目的。
附图说明
[0008]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本申请基于SEDRAM的堆叠式器件的第一实施例的结构示意图；图2为本申请堆叠式器件的第二实施例的结构示意图；图3a
‑
图3e为图2所示的三维集成芯片的制备方法的流程示意图；图4为图2所述的基于SEDRAM的堆叠式器件的第一实施例的结构示意图；图5为图2所述的基于SEDRAM的堆叠式器件的第二实施例的结构示意图；图6为图2所述的基于SEDRAM的堆叠式器件的第三实施例的结构示意图；图7以及图8为DDR存储器的存储地址映射至SEDRAM的示意图；图9为电平转换模块的第一实施例的结构示意图；图10为电平转换单元的一实施例的结构示意图；图11为电平转换模块的第二实施例的结构示意图；图12为堆叠式系统的一实施例的结构示意图。
具体实施方式
[0009]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0010]本专利技术中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本专利技术的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本专利技术实施例中所有方向性指示（诸如上、下、左、右、前、后
……
）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排它的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0011]在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本专利技术的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
[0012]请参见图1，为本申请基于SEDRAM的堆叠式器件的一实施例的结构示意图。本申请的堆叠式器件100包括：末级缓存组件120。末级缓存组件120包括控制组件121以及存储器组件122。其中，控制组件121包括第三键合引出区域123，存储器组件122包括第四键合引出区域124。第三键合引出区域123以及第四键合引出区域124之间形成三维异质键合结构，以将控制组件121与存储器组件122键合连接。
[0013]本实施例中，利用三维异质键合的方式将控制组件121与存储器组件122混合键合(Hybrid Bonding)集成，堆叠芯片中的构成组件被层叠设计和封装在同一个堆叠芯片内，无需现有技术中管脚（管脚，又称Pin，就是从集成电路(芯片)内部电路引出与外围电路的
接线，所有的管脚就构成了这块芯片的接口。引线末端的一段，通过软钎焊使这一段与印制板上的焊盘共同形成焊点
‑‑‑‑
以上摘录自百度百科“管脚”）互连电路/技术所提供的驱动、外部电平升压（输出时）、外部电平降压（输入时）、三态控制器、静电防护ESD和浪涌保护电路等功能，不用通过管脚互连技术的IO接口和/或IO电路互连，而直接建立两个芯片组件内部金属层的跨组件高密度金属层互连，互连的物理及电气参数遵循半导体制程工艺特征，与芯片组件内互连相似，三维异质集成的互连密度和速度，较管脚互连技术极大提高，接近芯片组件内部互连，因此能够实现堆叠芯片的高带宽、低功耗。具体的，通过三维异质集成，使得控制组件121与存储器组件122的互连数量（存储访问带宽）较管脚互连提高2~4个数量级。能够实现控制组件121与存储器组件122的直接金属层互连，不经过较管脚互连，使得互连距离更近，互连分布参数更低（尤其是互连线对参考地分布电容更低），存储访问的功耗开销显著降低。形成控制组件121与存储器组件122的大带宽近存存储访问架构，并充分结合发挥储器组件12本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于SEDRAM的堆叠式器件，其特征在于，包括：末级缓存组件，所述末级缓存组件包括：控制组件以及存储器组件；所述控制组件包括第三键合引出区域；所述存储器组件包括第四键合引出区域；所述第三键合引出区域与所述第四键合引出区域之间形成三维异质键合结构，以将所述控制组件与所述存储器组件键合连接。2.根据权利要求1所述的堆叠式器件，其特征在于，还包括：处理器组件，所述处理器组件包括第一键合引出区域；所述控制组件远离所述存储器组件的一表面包括第二键合引出区域；所述第一键合引出区域与所述第二键合键合引出区域之间形成三维异质键合结构，以将所述末级缓存组件与所述处理器组件键合连接。3.根据权利要求2所述的堆叠式器件，其特征在于，所述处理器组件包括：至少一个核心模块，所述核心模块包括：处理核心单元以及缓存单元，所述处理核心单元连接所述缓存单元，以对所述缓存单元进行存储和访问。4.根据权利要求3所述的堆叠式器件，其特征在于，所述缓存单元包括第一缓存单元；或者所述缓存单元包括第一缓存单元和第二缓存单元；所述处理核心单元连接所述第一缓存单元，所述第一缓存单元连接所述第二缓存单元。5.根据权利要求4所述的堆叠式器件，其特征在于，所述存储器组件包括：一层SEDRAM（Stack Embeds DRAM，堆叠嵌入式DRAM），一层SEDRAM的所述第四键合引出区域与所述控制组件的所述第三键合引出区域形成三维异质键合结构，以将所述控制组件与一层SEDRAM键合连接。6.根据权利要求4所述的堆叠式器件，其特征在于，所述存储器组件包括：至少两层SEDRAM（Stack Embeds DRAM，堆叠嵌入式DRAM），靠近所述控制组件的SEDRAM的所述第四键合引出区域与所述控制组件的所述第三键合引出区域形成三维异质键合结构，以将所述控制组件与靠近所述控制组件的SEDRAM键合连接；其余相邻的所述SEDRAM的所述第四键合引出区域之间形成三维异质键合结构，以将相邻的所述SEDRAM键合连接。7.根据权利要求5或6所述的堆叠式器件，其特征在于，所述控制组件包括：SEDRAM控制器，所述SEDRAM控制器通过所述第三键合引出区域以及所述第四键合引出区域与所述SEDRAM连接，用于控制所述SEDRAM的存储与访问。8.根据权利要求7所述的堆叠式器件，其特征在于，所述控制组件还包括：末级缓存控制器，所述末级缓存控制器通过所述SEDRAM控制器，将所述SEDRAM存储的数据至少部分。9.根据权利要求7所述的堆叠式器件，其特征在于，所述处理器组件还包括：第三缓存单元；所述第三缓存单元连接至少部分所述核心模块中的所述第二缓存单元；所述控制组件还包括：
末级缓存控制器，所述末级缓存控制器通过所述SEDRAM控制器，将所述SEDRAM存储的数据至少部分。10.根据权利要求7所述的堆叠式器件，其特征在于，所述末级缓存组件包括：第三缓存单元；所述第三缓存单元通过所述第一键合引出区域以及所述...

【专利技术属性】
技术研发人员：江喜平，郭一欣，余作明，李晓骏，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：