基于计算机总线的错误记录表征错误相关性制造技术

系统和设备可以包括前向纠错(FEC)逻辑，以识别第一flit中的可纠正错误，并使用三个纠错码(ECC)组来纠正可纠正错误。系统和设备还可以包括错误日志，该可纠正错误日志用于记录由每个ECC组纠正的第一flit中的符号编号，并记录在第一flit中由每个ECC组纠正的可纠正错误的大小；以及用于记录链路错误相关性的配置寄存器，该链路错误相关性包括对第一flit中的一个或多个错误位的指示。一个或多个错误位的指示。一个或多个错误位的指示。

【技术实现步骤摘要】
基于计算机总线的错误记录表征错误相关性
[0001]相关申请的交叉引用
[0002]根据美国专利法第119条e款，本申请要求于2020年4月7日提交的、标题为“CHARACTERIZING ERROR CORRELATION BASED ON ERROR LOGGING FOR COMPUTER BUSES”、序列号为63/006,531的美国临时专利申请的权益，其全部内容通过引用并入本文。

技术介绍

[0003]当串行链路的数据速率超过32.0GT/s时，可以使用带有前向纠错(FEC)的脉冲幅度调制(PAM，例如PAM
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4)将有效的误码率(BER)限制在可接受的范围内。前向纠错(FEC)是一种用于控制通过不可靠或嘈杂的通信信道的数据传输中的错误的技术。发送方可以使用纠错码(ECC)以冗余方式对消息进行编码。冗余允许接收方检测可能在消息中任何位置发生的有限数量的错误，并经常允许纠正这些错误而无需重传。
附图说明
[0004]图1示出了包括多核处理器的计算系统的框图的实施例。
[0005]图2A
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2B是根据本公开的实施例的包括一个或多个重定时器的示例链路的简化框图。
[0006]图3是根据本公开的实施例的用于支持多个互连协议的公共物理层(公共PHY)的示意图。
[0007]图4A是根据本公开的实施例的公共PHY的发送器侧逻辑子块的示意图。
[0008]图4B是根据本公开的实施例的公共PHY的接收器侧逻辑子块的示意图。
[0009]图5A至图5B是示出根据本公开的实施例的包括错误记录机制的协议栈内的示例电路和逻辑的示意图。
[0010]图6A至图6B是根据本公开的实施例的用于对具有错误位置的可纠正和不可纠正错误进行错误记录的过程流程图。
[0011]图7是根据本公开的实施例的用于发送器端口调度全零flit的过程流程图。
[0012]图8是根据本公开的实施例的用于接收器端口中的突发错误记录的过程流程图。
[0013]图9是根据本公开的实施例的用于通过发送器和接收器之间的全零flit的重定时器行为的过程流程图。
[0014]图10示出了包括互连架构的计算系统的实施例。
[0015]图11示出了包括分层栈的互连架构的实施例。
[0016]图12示出了在互连架构内要生成或接收的请求或分组的实施例。
[0017]图13示出了用于互连架构的发送器和接收器对的实施例。
[0018]图14示出了包括处理器的计算系统的框图的另一实施例。
[0019]图15示出了用于包括多个处理器插口(socket)的计算系统的框的实施例。
[0020]附图未按比例绘制。
具体实施方式
[0021]在以下描述中，阐述了许多具体细节，例如特定类型的处理器和系统配置的示例、特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统组件、特定测量/高度、特定的处理器流水线阶段和操作等，以便提供对本公开的透彻理解。然而，对于本领域技术人员将显而易见的是，不需要采用这些具体细节来实践本公开。在其他实例中，为了避免不必要地模糊本公开，没有详细描述众所周知的组件或方法，例如特定和替代的处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实施方式、算法在代码中的特定表达、特定的断电和门控技术/逻辑以及计算机系统的其他特定操作细节。
[0022]尽管可以参考特定集成电路中的节能和能量效率来描述以下实施例(例如，在计算平台或微处理器中)，但是其他实施例也适用于其他类型的集成电路和逻辑设备。本文描述的实施例的类似技术和教导可以应用于其他类型的电路或半导体器件，其也可以受益于更好的能量效率和节能。例如，所公开的实施例不限于台式计算机系统或超极本
TM
。并且还可以用于其他设备中，例如手持设备、平板电脑、其他薄型笔记本电脑、片上系统(SOC)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数码相机、个人数字助理(PDA)和手持PC。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络中心、广域网(WAN)交换机或任何其他可执行下面讲述的功能和操作的系统。此外，这里描述的装置、方法和系统不限于物理计算设备，还可以涉及用于节能和能量效率的软件优化。如在下面的描述中将变得显而易见的，本文描述的方法、装置和系统的实施例(无论参考硬件、固件、软件还是其组合)对于平衡性能考虑因素的“绿色技术”未来是至关重要的。
[0023]随着计算系统的发展，其中的组件变得更加复杂。结果，用于在组件之间耦合和通信的互连架构的复杂性也在增加，以确保满足最佳组件操作的带宽要求。此外，不同的细分市场需要互连架构的不同方面以满足市场需求。例如，服务器需要更高的性能，而移动生态系统有时会牺牲整体性能以节省电力。然而，大多数结构的单一目的是提供最高性能和最大功率节省。下面，讨论了许多互连，这些互连将潜在地受益于本文所述的本公开的各方面。
[0024]参考图1，描绘了包括多核处理器的计算系统的框图的实施例。处理器100包括任何处理器或处理设备，例如微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、手持式处理器、应用处理器、协处理器、片上系统(SOC)或其他用于执行代码的设备。在一个实施例中，处理器100包括至少两个核心——核心101和102，其可以包括非对称核心或对称核心(示出的实施例)。然而，处理器100可以包括可以是对称或不对称的任何数量的处理元件。
[0025]在一个实施例中，处理元件是指用于支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程槽、线程、处理单元、上下文、上下文单元、逻辑处理器、硬件线程、核心和/或任何其他能够保存处理器状态的元件，处理器状态例如执行状态或架构状态。换句话说，在一个实施例中，处理元件是指能够独立地与诸如软件线程、操作系统、应用或其他代码之类的代码相关联的任何硬件。物理处理器(或处理器插口)通常是指集成电路，它潜在地包括任意数量的其他处理元件，例如核心或硬件线程。
[0026]核心通常是指位于能够维护独立架构状态的集成电路上的逻辑，其中，每个独立维护的架构状态与至少一些专用执行资源相关联。与核心形成对比，硬件线程通常是指位于能够维护独立架构状态的集成电路上的任何逻辑，其中，独立维护的架构状态共享对执行资源的访问。如能够看出的，当某些资源被共享而其它资源专用于架构状态时，硬件线程和核心的命名法之间的线重叠。更通常地，核心和硬件线程被操作系统视为个体的逻辑处理器，其中，操作系统能够个别地调度每个逻辑处理器上的操作。
[0027]如图1所示，物理处理器100包括两个核心——核心101和102。这里，核心101和102被认为是对称核心，即具有相同配置、功能单元和/或逻辑的核心。在另一实施例中，核心1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，包括：端口，其用于跨串行互连接收流量控制单元(flit)，所述flit包括第一flit和后续flit；以及协议栈，其包括：前向纠错(FEC)逻辑，其用于使用三个纠错码(ECC)组中的每一个来识别所述第一flit中的可纠正错误，所述FEC逻辑用于使用所述ECC组中的每一个来纠正错误；以及错误日志，所述错误日志用于记录：由每个ECC组纠正的所述第一flit中的符号编号，以及所述第一flit中的由每个ECC组纠正的错误的大小。2.根据权利要求1所述的装置，其中，所述错误日志包括用于指示以下内容的信息：每个ECC组纠正了所述第一flit中的错误并且所述第一flit不包括不可纠正错误。3.根据权利要求1所述的装置，其中，由每个ECC组纠正的所述错误的大小包括具有由所述符号编号指示的符号的错误纠正的量。4.根据权利要求1所述的装置，其中，所述错误日志包括指示至少一个后续flit包括错误的信息，所述至少一个后续的flit中的错误包括可纠正错误或不可纠正错误之一。5.根据权利要求4所述的装置，其中，所述错误日志是第一错误日志，所述装置包括第二错误日志，所述第二错误日志用于记录：由每个ECC组纠正的至少一个后续flit中的符号编号，以及所述至少一个后续flit中的由每个ECC组纠正的错误的大小。6.根据权利要求1所述的装置，其中，所述装置包括用于记录链路错误相关性的配置寄存器。7.根据权利要求1所述的装置，还包括循环冗余校验(CRC)逻辑，其用于识别所述第一flit中的可纠正错误并且用于纠正所述第一flit中的所述错误，所述FEC错误日志用于记录由所述CRC逻辑纠正的所述可纠正错误。8.根据权利要求1所述的装置，其中，所述FEC逻辑用于检测所述第一flit中的不可纠正错误，所述装置还包括不可纠正错误日志，其用于记录在所述第一flit中检测到的不可纠正错误。9.根据权利要求8所述的装置，其中，所述不可纠正错误日志用于记录所述至少一个后续flit中的错误类型，所述错误类型包括无错误、可纠正错误或不可纠正错误。10.根据权利要求8所述的装置，还包括：重播缓冲器，其用于存储传出flit，所述传出flit包括由所述FEC逻辑检测到的所述不可纠正错误；错误检测逻辑，其用于：将不包括所述不可纠正错误的重试flit与所述重播缓冲器中的所述传出flit进行比较；基于所述比较来确定所述不可纠正错误的位位置；以及将所述不可纠正错误的所述位位置记录在所述错误日志中。11.根据权利要求10所述的装置，还包括异或逻辑，其用于将所述重试flit与所述传出flit进行比较。
12.根据权利要求8所述的装置，还包括错误检测逻辑，其用于：通过SKPOS确定下一个flit将包含全零(全零flit)；以及将所述下一个flit与全零进行比较，以识别所述下一个flit中的错误的位位置。13.一种方法，包括：跨串行互连在端口处接收第一流量控制单元(flit)，所述第一flit是要由所述端口接收的一系列flit中的第一flit；确定所述第一flit中的可纠正错误；通过三个纠错码(ECC)组中的每一个来纠正所述第一flit中的所述可纠正错误；在错误日志中记录由每个ECC组纠正的所述第一flit中的符号编号；以及在所述错误日志中记录所述第一flit中...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：