三维存储器制造技术

本公开的一方面提供了一种三维存储器，三维存储器包括键合至彼此的外围晶圆和阵列晶圆。外围晶圆包括用于阵列晶圆的外围电路。阵列晶圆包括：待测试结构，包括第一测试端和第二测试端；第一测试互连结构和第二测试互连结构，分别连接至第一测试端和第二测试端；第一管脚连接结构和第二管脚连接结构，分别经由第一测试互连结构和第二测试互连结构连接至待测试结构的第一测试端和第二测试端。测试结构的第一测试端和第二测试端。测试结构的第一测试端和第二测试端。

【技术实现步骤摘要】
三维存储器


[0001]本公开涉及半导体
，具体地，涉及一种具有X
‑
tacking架构的三维存储器。

技术介绍

[0002]具有X
‑
tacking架构的三维存储器通过将存储阵列和外围电路布置在分别的阵列晶圆和外围晶圆上，可有效解决加工存储阵列时外围电路受到高温高压的影响的问题，能够实现更高的存储密度、更简单的工艺流程以及更少的循环时间。
[0003]在这种架构中，当两片晶圆制备完成后，可对二者进行键合。如图1中所示，键合后的阵列晶圆110和外围晶圆120可以在键合界面处通过分别设置在阵列晶圆110中的阵列晶圆接触部(例如，第一阵列晶圆接触部TVIA
‑
1至第三阵列晶圆接触部TVIA
‑
3)和设置在外围晶圆120中的外围晶圆接触部(例如，第一外围晶圆接触部BVIA
‑
1至第三外围晶圆接触部BVIA
‑
3)相互接通，从而将阵列晶圆110连接至外围晶圆120。其中，待测试结构TS是包括一个或多个三维存储串的存储阵列。
[0004]在一些情况下，需要对待测试结构TS的功能进行测试或分析来改善待测试结构TS的可靠性，此时外围电路PCKT可以处于浮置(Floating)状态，并通过测试管脚(Micro Pad)从外部接收针对待测试结构TS的控制信号。现有的测试方法通常包括对待测试结构TS中的一条字线(下文中称为“待测试字线”)进行测试。该测试方法可以采用如图1中所示的测试结构，其中，待测试字线的一端(即，如图1中所示的右端)经由第一测试互连结构123
‑
1中的部分部件、第一触点116
‑
1以及贯穿第一阱区115
‑
1及其下方的衬底的第一接触结构(未示出)连接至第一阱区115
‑
1下方的衬底的远离外围晶圆120的一侧表面上的第一测试管脚(未示出)，而另一端(即，如图1中所示的左端)经由第三测试互连结构123
‑
3、外围结构124、第二测试互连结构123
‑
2、第二触点116
‑
2以及贯穿第二阱区115
‑
2及其下方的衬底的第二接触结构(未示出)连接至设置在第二阱区115
‑
2下方的衬底的远离外围晶圆120的一侧表面上的第二测试管脚(未示出)。可以看出，在键合前，在阵列晶圆110中，待测试结构TS没有直接连接至第二管脚连接结构111
‑
2，即待测试结构TS与第二管脚连接结构111
‑
2在电路上是断开的。
[0005]在这种情况下，如图1中所示的待测试结构TS中的待测试字线左右两端分别连接的第一阵列晶圆接触部TVIA
‑
1和第三阵列晶圆接触部TVIA
‑
3的电路环境不一样。例如，在键合前，第三阵列晶圆接触部TVIA
‑
3仅连接至待测试结构TS中的待测试字线，而第一阵列晶圆接触部TVIA
‑
1除了连接至待测试结构TS中的待测试字线之外，还连接至具有大量活跃电子的阱区(例如，如图1中所示的P阱)。也即，第一阵列晶圆接触部TVIA
‑
1和第三阵列晶圆接触部TVIA
‑
3相对于待测试结构TS形成不平衡的负载。
[0006]在键合工艺中，这种不平衡负载可能导致键合异常。具体地，在键合工艺中，需要先对阵列晶圆110中的阵列晶圆接触部(例如，第一阵列晶圆接触部TVIA
‑
1至第三阵列晶圆接触部TVIA
‑
3)的暴露在晶圆表面的一侧进行化学机械抛光，然后用带电离子对阵列晶圆
接触部的表面进行激活处理，之后用去离子水对晶圆进行清洗。由于阵列晶圆接触部的材料通常为金属(例如，铜)，待测试结构两端所连接的第一阵列晶圆接触部TVIA
‑
1和第三阵列晶圆接触部TVIA
‑
3在清洗工艺中可以发生诸如电镀反应的电化学反应。由于第一阵列晶圆接触部TVIA
‑
1连接至具有大量活跃电子的P阱，其在电镀反应中可以用作阴极，而第三阵列晶圆接触部TVIA
‑
3不连接至P阱，其在电镀反应中可以用作阳极，并且出现金属铜的溶解，导致第三阵列晶圆接触部TVIA
‑
3所连接的接触块135
‑
3中出现诸如金属缺失(missing)或金属空洞(void)(如图1B中虚线框中部分所示)的缺陷。这会引起封装失效或造成键合可靠性问题，按照半导体晶圆外观检验标准，存在上述缺陷的晶圆将按照报废处理，从而造成严重的经济损失。
[0007]在本
技术介绍
部分中公开的上述信息仅用于理解本专利技术构思的
技术介绍
，因此，它可以包含不构成现有技术的信息。

技术实现思路

[0008]本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器，以解决倒置X
‑
tacking架构下阵列晶圆和外围晶圆的接触结构在键合工艺中出现的可靠性问题。
[0009]本公开的一方面提供了一种三维存储器，三维存储器包括键合至彼此的外围晶圆和阵列晶圆，外围晶圆包括用于阵列晶圆的外围电路，阵列晶圆可以包括：待测试结构，包括第一测试端和第二测试端；第一测试互连结构和第二测试互连结构，分别连接至第一测试端和第二测试端；第一管脚连接结构和第二管脚连接结构，分别经由第一测试互连结构和第二测试互连结构连接至待测试结构的第一测试端和第二测试端。
[0010]在实施方式中，外围晶圆可以包括：第一外围结构，连接至第一测试互连结构；以及第二外围结构，连接至第二测试互连结构。
[0011]在实施方式中，待测试结构可以是包括一个或多个三维存储串的三维存储阵列，并且第一测试端和第二测试端分别包括三维存储串中待测试字线的两端。
[0012]在实施方式中，第一管脚连接结构可以包括：第一阱区，以及第一阱触点，设置在第一阱区上，并且将第一阱区连接至第一测试互连结构。第二管脚连接结构可以包括：第二阱区，以及第二阱触点，设置在第二阱区上，并且将第二阱区连接至第二测试互连结构。
[0013]在实施方式中，第一测试互连结构可以设置在第一管脚连接结构的靠近外围晶圆的一侧，并且可以包括：第一阵列晶圆导体层，经由第一阵列晶圆连接块连接至第一阱触点；以及第一阵列晶圆接触部，设置在第一阵列晶圆导体层的靠近外围晶圆的一侧，经由第一阵列晶圆接触块连接至第一阵列晶圆导体层。在实施方式中，第二测试互连结构可以设置在第二管脚连接结构的靠近外围晶圆的一侧，并且可以包括：第二阵列晶圆导体层，经由第二阵列晶圆连接块连接至第二阱触点；以及第二阵列晶圆接触部，设置在第二阵列晶圆导体层的靠近外围晶圆的一侧，经由第二阵列晶圆接触块连接至第二阵列晶圆导体层。
[0014]在实施方式中，第一阵列晶圆导体层可以经由第三阵列晶圆连接块连接至第一测试端，从而将第一阱本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器，所述三维存储器包括键合至彼此的外围晶圆和阵列晶圆，所述外围晶圆包括用于所述阵列晶圆的外围电路，所述阵列晶圆包括：待测试结构，包括第一测试端和第二测试端；第一测试互连结构和第二测试互连结构，分别连接至所述第一测试端和所述第二测试端；第一管脚连接结构和第二管脚连接结构，分别经由所述第一测试互连结构和所述第二测试互连结构连接至所述待测试结构的所述第一测试端和所述第二测试端。2.根据权利要求1所述的三维存储器，其中，所述待测试结构是包括一个或多个三维存储串的三维存储阵列，并且所述第一测试端和所述第二测试端分别包括所述三维存储串中待测试字线的两端。3.根据权利要求2所述的三维存储器，其中：所述第一管脚连接结构包括：第一阱区，以及第一阱触点，设置在所述第一阱区上，并且将所述第一阱区连接至所述第一测试互连结构；以及所述第二管脚连接结构包括：第二阱区，以及第二阱触点，设置在所述第二阱区上，并且将所述第二阱区连接至所述第二测试互连结构。4.根据权利要求3所述的三维存储器，其中：所述第一测试互连结构设置在所述第一管脚连接结构的靠近所述外围晶圆的一侧，并且包括：第一阵列晶圆导体层，经由第一阵列晶圆连接块连接至所述第一阱触点，以及第一阵列晶圆接触部，设置在所述第一阵列晶圆导体层的靠近所述外围晶圆的一侧，经由第一阵列晶圆接触块连接至所述第一阵列晶圆导体层；以及所述第二测试互连结构设置在所述第二管脚连接结构的靠近所述外围晶圆的一侧，并且包括：第二阵列晶圆导体层，经由第二阵列晶圆连接块连接至所述第二阱触点，以及第二阵列晶圆接触部，设置在所述第二阵列晶圆导体层的靠近所述外围晶圆的一侧，经由第二阵列晶圆接触块连接至所述第二阵列晶圆导体层。5.根据权利要求4所述的三维存储器，其中：所述第一阵列晶圆导体层经由第三阵列晶圆连接块连接至所述第一测试端，从而将所述第一阱触点连接至所述第一测试端中所述待测试字线的一端，以及所述第二阵列晶圆导体层经由第四阵列晶圆连接块连接至所述第二测试端，从而将所述第二阱触点连接至所述第二测试端中所述待测试字线的另一端。6.根据权利要求4所述的三维存储器，其中：所述第一测试互连结构还包括一个或多个第一阵列晶圆子连接块以及一个或多个第一阵列晶圆...

【专利技术属性】
技术研发人员：姚兰，薛磊，华子群，胡思平，尹朋岸，严孟，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：