一种内嵌FPGA的众核架构及其数据处理方法技术

本发明专利技术公开了一种内嵌FPGA的众核架构及其数据处理方法，所述众核架构包括众核阵列，所述众核阵列包括多个计算核和至少一个集成FPGA的处理核，所述处理核与所述多个计算核设置同步时钟，所述处理核与其相邻的计算核通过核间路由进行通信，当前计算核的计算数据通过核间路由从计算核传输至至少一个处理核中的FPGA计算单元进行运算。本发明专利技术的有益效果为：通过在众核阵列中集成FPGA的处理核，处理核与其相邻的计算核通过核间路由进行通信，当前计算核的计算数据通过核间路由从计算核传输至至少一个处理核中的FPGA计算单元进行运算，节省了处理时间，提高了运算效率。提高了运算效率。提高了运算效率。

【技术实现步骤摘要】
一种内嵌FPGA的众核架构及其数据处理方法


[0001]本专利技术涉及众核架构
，具体而言，涉及一种内嵌FPGA的众核架构及其数据处理方法。

技术介绍

[0002]现有的众核架构在遇到不支持的算法或运算指令时，通常是将数据传送到芯片外的CPU进行处理，待CPU处理完成后，再将结果返回芯片的核内继续下一个算法或运算指令的运算。这种方式会在取指和译码等方面耗费大量的时间。

技术实现思路

[0003]为解决上述问题，本专利技术的目的在于提供一种内嵌FPGA的众核架构及其数据处理方法，能够节省处理时间，提高运算效率。
[0004]本专利技术提供了一种内嵌FPGA的众核架构，包括：众核阵列，所述众核阵列包括多个计算核和至少一个集成FPGA的处理核，所述处理核与所述多个计算核设置同步时钟，所述处理核与其相邻的计算核通过核间路由进行通信。
[0005]作为本专利技术进一步的改进，所述计算核包括AI计算单元、存储单元和路由，所述处理核包括FPGA计算单元、存储单元和路由，所述处理核与所述多个计算核的存储单元和路由配置相同。
[0006]作为本专利技术进一步的改进，所述计算核包括AI计算单元、存储单元和路由，所述处理核包括FPGA计算单元、存储单元和路由，所述处理核与所述多个计算核的存储单元的存储容量不同。
[0007]作为本专利技术进一步的改进，所述众核阵列为二维矩阵网络、二维环形网络、二维星形网络或三维层级网络。
[0008]作为本专利技术进一步的改进，所述众核阵列为二维矩阵网络，至少一个所述处理核设置于所述众核阵列的边角处，所述处理核通过两条核间路由路径与其相邻的两个计算核进行通信。
[0009]作为本专利技术进一步的改进，所述众核架构包括多个处理核，所述多个处理核对称设置于所述众核阵列的边角处。
[0010]作为本专利技术进一步的改进，所述众核阵列为二维矩阵网络，至少一个所述处理核设置于所述众核阵列的内部，所述处理核通过四条核间路由路径与其相邻的四个计算核进行通信。
[0011]作为本专利技术进一步的改进，所述众核架构包括多个处理核，所述多个处理核对称设置于所述众核阵列的内部的对角线上。
[0012]本专利技术还提供了一种内嵌FPGA的众核架构的数据处理方法，采用所述的一种内嵌FPGA的众核架构，所述数据处理方法包括：当前计算核无法处理的计算数据通过核间路由从当前计算核传输至至少一个处理核中进行运算。
[0013]作为本专利技术进一步的改进，当前计算核无法处理的计算数据通过核间路由从当前计算核传输至至少一个所述处理核中的FPGA计算单元进行运算，所述FPGA计算单元运算完毕后，将运算结果通过核间路由传输至下一个计算核继续运算。
[0014]作为本专利技术进一步的改进，将单个运算任务切分成若干个子运算任务，并将所述若干个子运算任务分配至至少一个所述处理核与所述多个计算核中级进行处理；
[0015]t-1时刻，核a处理对应的子运算任务，并将处理得到的数据传输至核b；
[0016]t时刻，核b接收所述核a传输的数据并继续处理，并将处理得到的数据传输至核c；
[0017]t+1时刻，核c接收所述核b传输的数据并继续处理，并将处理得到的数据传输至其他核继续处理；
[0018]如此，在时间轴上，至少一个所述处理核与所述多个计算核流水线处理各自的子运算任务，其中，所述核a、所述核b、所述核c和所述其他核为至少一个所述处理核与所述多个计算核中的其中一核；
[0019]在同一时刻，至少一个所述处理核与所述多个计算核并行处理各自的子运算任务。
[0020]作为本专利技术进一步的改进，当前计算核无法处理的对应子运算任务的计算数据通过核间路由由当前计算核传输至所述处理核进行处理。
[0021]作为本专利技术进一步的改进，通过核间路由寻找距离当前在计算核最近的处理核，并将当前计算核无法处理的子运算任务的计算数据传输至该处理核中的FPGA计算单元进行运算，FPGA计算单元运算完毕后，将运算结果通过核间路由传输至下一个计算核继续运算。
[0022]作为本专利技术进一步的改进，通过核间路由分别寻找距离当前计算核最近的多个处理核，并将当前计算核无法处理的多个子运算任务的计算数据分别传输至各处理核中的FPGA计算单元进行运算，各FPGA计算单元运算完毕后，分别将运算结果通过核间路由传输至下一个计算核继续运算。
[0023]本专利技术还提供了一种众核芯片，包括所述的一种内嵌FPGA的众核架构。
[0024]作为本专利技术进一步的改进，众核芯片包括所述内嵌FPGA的众核架构、片内处理器、PCle控制器、DMA、通用接口、DDR控制器，所述内嵌FPGA的众核架构、所述片内处理器、所述PCle控制器、所述DMA、所述通用接口和所述DDR控制器通过总线进行通信。
[0025]本专利技术还提供了一种电子设备，包括存储器和处理器，所述存储器用于存储一条或多条计算机指令，其中，所述一条或多条计算机指令被处理器执行以实现所述的一种内嵌FPGA的众核架构的数据处理方法。
[0026]本专利技术还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行以实现所述的一种内嵌FPGA的众核架构的数据处理方法。
[0027]本专利技术的有益效果为：
[0028]将FPGA集成在AI众核芯片之内，节省了处理时间，提高了运算效率。
附图说明
[0029]为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本
公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0030]图1为本公开一示例性实施例所述的一种包含内嵌FPGA的众核架构的众核芯片的原理框图；
[0031]图2为本公开一示例性实施例所述的一种内嵌FPGA的众核架构且FPGA集成于众核阵列边角处的示意图；
[0032]图3为本公开一示例性实施例所述的一种内嵌FPGA的众核架构且FPGA集成于众核阵列内部的示意图；
[0033]图4为本公开一示例性实施例所述的一种内嵌FPGA的众核架构运行时的数据处理示意图；
[0034]图5为本公开一示例性实施例所述的一种内嵌FPGA的众核架构运行时的时序示意图。
具体实施方式
[0035]下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
[0036]需要说明，若本公开实施例中有涉及方向性指示(诸如上、下、左、右、前、后
……
)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内嵌FPGA的众核架构，其特征在于，包括：众核阵列，所述众核阵列包括多个计算核和至少一个集成FPGA的处理核，所述处理核与所述多个计算核设置同步时钟，所述处理核与其相邻的计算核通过核间路由进行通信。2.根据权利要求1所述的一种内嵌FPGA的众核架构，其特征在于，所述计算核包括AI计算单元、存储单元和路由，所述处理核包括FPGA计算单元、存储单元和路由，所述处理核与所述多个计算核的存储单元和路由配置相同。3.根据权利要求1所述的一种内嵌FPGA的众核架构，其特征在于，所述计算核包括AI计算单元、存储单元和路由，所述处理核包括FPGA计算单元、存储单元和路由，所述处理核与所述多个计算核的存储单元的存储容量不同。4.根据权利要求1-3中任意一项所述的一种内嵌FPGA的众核架构，其特征在于，所述众核阵列为二维矩阵网络、二维环形网络、二维星形网络或三维层级网络。5.一种内嵌FPGA的众核架构的数据处理方法，其特征在于，采用如权利要求1-4中任意一项所述的一种内嵌FPGA的众核架构，所述数据处理方法包括：当前计算核无法处理的计算数据通过核间路由从当前计算核传输至至少一个处理核中进行运算。6.根据权利要求5所述的一种内嵌FPGA的众核架构的数据处理方法，其特征在于，当前计算核无法处理的计算数据通过核间路由从当前计算核传输至至少一个所述处理核中的FPGA计算单元进行运算，所述FPGA计算单元运算完毕后...

【专利技术属性】
技术研发人员：谷丽，何伟，
申请(专利权)人：北京灵汐科技有限公司，
类型：发明
国别省市：