半导体装置制造方法及图纸

提供一种能够使栅极控制电路的结构简略化的半导体装置。半导体装置具备：半导体部；半导体部的背面侧的第1电极；表面侧的第2电极；以及第1、第2控制电极，在半导体部与第2电极之间，配置在半导体部的沟槽的内部。第1、第2控制电极从半导体部及第2电极绝缘，第2控制电极从第1控制电极电分离。半导体部包括：第1导电型的第1层；第2导电型的第2层；第1导电型的第3层；第2导电型的第4层；第2导电型的第5层；以及第2导电型的第6层。第2层设置于第1层与第2电极之间，第3及第4层有选择地设置于第2半导体层与第2电极之间。第5层设置于第1层与第1电极之间。第6层设置于第1层与第2控制电极之间，沿着第2控制电极延展。着第2控制电极延展。着第2控制电极延展。

【技术实现步骤摘要】
半导体装置
[0001]本申请主张以日本专利申请2020－43815号(申请日：2020年3月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本专利技术涉及半导体装置。

技术介绍

[0003]对于电力控制用的半导体装置，希望接通电阻低、开关损耗小。例如，在IGBT(Insulated gate Bipolar Transistor)中，能够通过使从p型集电极层向n型基极层中注入的空穴的密度增加，降低接通电阻。但是，如果n型基极层的空穴的密度变高，则在截止时用来从n型基极层将空穴排出的时间变长，截止损耗增加。
[0004]为了改善这样的权衡，将接通电阻及开关损耗都降低，使用具有独立控制的两个控制电极的IGBT。例如，在使IGBT截止之前，通过对两个控制电极中的1个的电位进行控制，将n型基极层的空穴的一部分预先排出，降低n型基极层的空穴密度。由此，能够缩短IGBT的截止时的空穴的排出时间，降低开关损耗。但是，在实现这样的栅极控制的电路的设计中，应消除的制约很多。

技术实现思路

[0005]本专利技术的目的是提供一种能够使栅极控制电路的结构简略化的半导体装置。
[0006]有关技术方案的半导体装置具备：半导体部；第1电极，设置在上述半导体部的背面侧；第2电极，设置在上述半导体部的表面侧；第1控制电极，在上述半导体部与上述第2电极之间，配置于在上述半导体部设置的第1沟槽的内部；以及第2控制电极，在上述半导体部与上述第2电极之间，配置于在上述半导体部设置的第2沟槽的内部。上述第1控制电极通过第1绝缘膜从上述半导体部电绝缘，通过第2绝缘膜从上述第2电极电绝缘。上述第2控制电极通过第3绝缘膜从上述半导体部电绝缘，通过第4绝缘膜从上述第2电极电绝缘，从上述第1控制电极电分离。上述半导体部包括第1导电型的第1半导体层、第2导电型的第2半导体层、上述第1导电型的第3半导体层、上述第2导电型的第4半导体层、上述第2导电型的第5半导体层和上述第2导电型的第6半导体层。上述第1控制电极及上述第2控制电极延展于上述第1半导体层中。上述第2半导体层设置于上述第1半导体层与上述第2电极之间，隔着上述第1绝缘膜面对上述第1控制电极，隔着上述第3绝缘膜面对上述第2控制电极。上述第3半导体层有选择地设置于上述第2半导体层与上述第2电极之间，与上述第1绝缘膜接触，与上述第2电极电连接。上述第4半导体层有选择地设置于上述第2半导体层与上述第2电极之间，与上述第3绝缘膜接触，与上述第2电极电连接。上述第5半导体层设置于上述第1半导体层与上述第1电极之间，与上述第1电极电连接。上述第6半导体层设置于上述第1半导体层与上述第2控制电极之间，沿着上述第3绝缘膜延展。
附图说明
[0007]图1是表示有关第1实施方式的半导体装置的示意剖面图。
[0008]图2(a)～图5(b)是表示有关第1实施方式的半导体装置的制造过程的示意剖面图。
[0009]图6(a)～图6(c)是表示有关第1实施方式的半导体装置的控制方法的示意图。
[0010]图7(a)、图7(b)是表示有关第1实施方式的半导体装置的动作的示意剖面图。
[0011]图8(a)、图8(b)是表示有关第1实施方式的第1变形例的半导体装置的示意剖面图。
[0012]图9是表示有关第1实施方式的第2变形例的半导体装置的示意剖面图。
[0013]图10(a)、图10(b)是表示有关第1实施方式的第2变形例的半导体装置的动作的示意剖面图。
[0014]图11是表示有关第2实施方式的半导体装置的示意剖面图。
[0015]图12(a)、图12(b)是表示有关第2实施方式的半导体装置的制造过程的示意剖面图。
[0016]图13是表示有关第2实施方式的第1变形例的半导体装置的示意剖面图。
[0017]图14是表示有关第2实施方式的第2变形例的半导体装置的示意剖面图。
具体实施方式
[0018]以下，参照附图对实施方式进行说明。对于图中的相同部分赋予相同的标号而适当省略其详细的说明，对不同的部分进行说明。另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与实际情况相同。此外，即使是表示相同部分的情况，有时也根据附图将相互的尺寸或比率表示得不同。
[0019]进而，使用各图中所示的X轴、Y轴及Z轴说明各部分的配置及结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。此外，有时将Z方向设为上方向、将其相反方向设为下方向而进行说明。
[0020](第1实施方式)
[0021]图1是表示有关第1实施方式的半导体装置1的示意剖面图。半导体装置1例如是具有两种控制电极的IGBT。
[0022]如图1所示，半导体装置1具备半导体部10、第1电极(以下称作集电极电极20)、第2电极(以下称作发射极电极30)、第1控制电极40和第2控制电极50。集电极电极20设置在半导体部10的背面侧。发射极电极30设置在半导体部10的表面侧。
[0023]第1控制电极40及第2控制电极50在半导体部10与发射极电极30之间分别在设置于半导体部10的栅极沟槽GT1及GT2的内部配置。第1控制电极40及第2控制电极50相互离开而配置。
[0024]第1控制电极40通过绝缘膜43从半导体部10电绝缘。此外，第1控制电极40通过绝缘膜45从发射极电极30电绝缘。
[0025]第2控制电极50通过绝缘膜53从半导体部10电绝缘。此外，第2控制电极50通过绝缘膜55从发射极电极30电绝缘。
[0026]半导体部10包括第1半导体层(以下称作n型基极层11)、第2半导体层(以下称作p
型基极层13)、第3半导体层(以下称作n型发射极层15)、第4半导体层(以下称作p型接触层17)、第5半导体层(p型集电极层21)、n型缓冲层23和第6半导体层(以下称作p型电荷排出层25)。
[0027]n型基极层11延展于集电极电极20与发射极电极30之间，扩展至半导体部10的整体。第1控制电极40及第2控制电极50在从发射极电极30朝向集电极电极20的方向(－Z方向)上延伸，延展到n型基极层11中。
[0028]p型基极层13设置于n型基极层11与发射极电极30之间。p型基极层13设置为隔着绝缘膜43与第1控制电极40面对。此外，p型基极层13设置为隔着绝缘膜53与第2控制电极50面对。
[0029]n型发射极层15有选择地设置在p型基极层13与发射极电极30之间。n型发射极层15与绝缘膜43接触，与发射极电极30电连接。n型发射极层15包含比n型基极层11的n型杂质浓度高的n型杂质。
[0030]p型接触层17有选择地设置在p型基极层13与发射极电极30之间。p型接触层17例如与绝缘膜53接触，与发射极电极30电连接。p型接触层17包含比p型基极层13的p型杂质浓度高的p型杂质。
...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其具备：半导体部；第1电极，设置于上述半导体部的背面侧；第2电极，设置于上述半导体部的表面侧；第1控制电极，在上述半导体部与上述第2电极之间，配置于在上述半导体部设置的第1沟槽的内部，通过第1绝缘膜从上述半导体部电绝缘，通过第2绝缘膜从上述第2电极电绝缘；以及第2控制电极，在上述半导体部与上述第2电极之间，配置于在上述半导体部设置的第2沟槽的内部，通过第3绝缘膜从上述半导体部电绝缘，通过第4绝缘膜从上述第2电极电绝缘，从上述第1控制电极电分离；上述半导体部包括第1导电型的第1半导体层、第2导电型的第2半导体层、上述第1导电型的第3半导体层、上述第2导电型的第4半导体层、上述第2导电型的第5半导体层和上述第2导电型的第6半导体层；上述第1控制电极及上述第2控制电极延展于上述第1半导体层中；上述第2半导体层设置于上述第1半导体层与上述第2电极之间，隔着上述第1绝缘膜面对上述第1控制电极，隔着上述第3绝缘膜面对上述第2控制电极；上述第3半导体层有选择地设置于上述第2半导体层与上述第2电极之间，与上述第1绝缘膜接触，与上述第2电极电连接；上述第4半导体层有选择地设置于上述第2半导体层与上述第2电极之间，与上述第3绝缘膜接触，与上述第2电极电连接；上述第5半导体层设置于上述第1半导体层与上述第1电极之间，与上述第1电极电连接；上述第6半导体层设置于上述第1半导体层与上述第2控制电极...

【专利技术属性】
技术研发人员：岩鍜治阳子，末代知子，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：